I-type
op
rs
rt
immdediate
Addi
001000
rs
rt
imm
Rt=rs+imm
Andi
001100
Rt=rs&imm
ori
001101
Rt=rs|imm
Xori
001110
Rt=rs^imm
Bne
000101
If（rs!
=rt）pc=pc+1-imm
Lw
100011
Rt=mem[rs+imm]
sw
101011
Mem[rs+imm]=rt
J-type
op
address
j
000010
add
Pc=add
表1.系统支持的MIPS指令集
从指令类型来讲，这16条指令覆盖了算逻运算、访存、无条件跳转和有条件跳转，已基本覆盖一个指令集所需的所有基本指令。
从寻址方式来讲，这16条指令覆盖了寄存器寻址（R-TYPE指令），立即数寻址（I-TYPE指令），基址偏移量寻址（LW/SW），直接寻址（J）。
16条MIPS指令并不是本设计的极限，只是受到实验板资源的限制，我们仅仅完成了MIPS32指令集中的16条而已。
本设计通过简单的拓展可以轻松实现整个MIPS32指令集。
2.非流水5段CPU模型
2.1初始数据通路
设计往往都是从简单到复杂，循序渐进。
好高骛远则往往求之而不得。
因此我们并没有从流水线模型直接下手，而是首先设计了一个类似经典5段RISC流水线结构的非流水5段CPU模型。
由于不涉及流水，所以所有的指令周期均为单周期，数据通路见图3。
图3.非流水5段CPU初始数据通路
2.25段具体操作
在这个数据通路上每条指令需要花费5个时钟周期，这5个时钟周期相应的操作如下：
2.2.1取指令周期（IF）
IR←Mem[PC]
NPC←PC+1
以PC中的值从指令cache中取出一条指令，放入指令寄存器IR；同时PC值加1，然后放入NPC，这时NPC中的值为顺序的下调指令的地址。
2.2.2指令译码/读寄存器周期（ID）
A←Regs[rs]
B←Regs[rt]
imm←（（IR16）16##IR16..31）
对指令进行译码，并以指令中的rs和rt字段作为地址访问通用寄存器组，将读出的数据让如A和B寄存器中。
同时IR的低16位进行有符号或者无符号扩展，然后存入Imm寄存器
2.2.3执行/有效地址计算周期（EX）
①LW和SW指令
ALUo←A+Imm
ALU将操作数相加形成有效地址，并存入临时寄存器ALUo
②R-TYPE
ALUo←AfunctB
ALU根据funct字段指出的操作类型对A和B中的数据进行运算，并将结果存入ALUo
③I-TYPE
ALUo←AopImm
ALU根据操作码op指出的操作类型对A和Imm中的数据进行运算，并将结果存入ALUo
④分支指令
ALUo←NPC+Imm
ALU将临时寄存器NPC和Imm中的值相加得到转移目标的地址，存入ALUo
2.2.4存储器访问/分支完成周期（MEM）
①LW和SW指令
LW：
LMD←Mem[ALUo]
即从存储器中读出相应数据，放入临时寄存器LMD中
SW：
Mem[ALUo]←B
即把B中数据写入存储器
②分支指令
If（cond）PC←ALUoelsePC←NPC
若cond中的内容为真，则将ALUo中的转移目标地址放入PC，否则PC+1。
2.2.5写回周期（WB）
①R-TYPE
Regs[rd]←ALUo
②I-TYPE
Regs[rt]←ALUo
③LW指令
Regs[rt]←LMD
2.3模型优化与最终数据通路
在这部分设计的时候我们的跳转指令仅仅实现了JNZQ，因此我们对改分支指令进行了单独的优化。
在图2的设计中若分支失败，则由于新的PC在EX段产生，因此会产生2个时钟周期的延迟。
但实际上可以对这条指令进行单独的改进，将对PC的修改提前到IF段，以便PC值能够快速变化。
经过这样优化后，分支失败则只会产生1个时钟周期的延迟。
改进后的数据通路如图4所示。
图4.非流水5段CPU最终数据通路
3.5段流水CPU模型
3.1初始数据通路
在实现了非流水的5段CPU模型后，5段流水CPU模型也就水到渠成了。
只需要在各段之间加入相应的流水寄存器即可。
数据通路如图5。
图5.5段流水CPU初始数据通路
3.25段具体操作
这部分与非流水的具体操作大致相同，这里不加赘述。
3.3流水线冲突及解决方案
3.3.1数据冲突
如果上一条指令的结果还没有写入到寄存器中，而下一条指令的原操作数又恰恰是此寄存器的数据，那么它所获得的将是原来的数据，而不是更新后的数据，这样的相关问题称为数据相关。
根据在系统结构中学习到的相关知识，在我们的设计中，采用定向（forwarding）技术来解决此类相关问题。
其关键思路是：
在发生写后读相关的情况下，在计算结果尚未出来之前，后面等待使用该结果的指令并不见得是马上就要用该结果。
如果能够将该计算结果从其产生的地方（ALU出口）直接送到其他指令需要它的地方（ALU的入口），那么就可以避免停顿，如图6。
图6.定向技术
3.3.2控制冲突
在流水线中，控制冲突可能会使数据冲突造成更大的性能损失。
执行分支指令的结果有两种，一种是“成功”，PC值改变为分支转移的目标地址。
另一种则是“失败”，这是PC的值保持正常递增。
本设计中采用预测分支失败的方法解决控制冲突，即允许分支指令后的指令继续在流水线中流动。
当确定分支是失败时，可以将分支指令看做一条普通指令，流水线正常流动，如表2；当确定分支是成功时，流水线就把在分支指令之后取出的指令转化为空操作，并按分支目标地址重新取指令执行，如表3。
分
支
失
败
分支指令i
IF
ID
EX
MEM
WB
指令i+1
IF
ID
EX
MEM
WB
指令i+2
IF
ID
EX
MEM
WB
指令i+3
IF
ID
EX
MEM
WB
表2.分支失败的流水线时空图
分
支
成
功
分支指令i
IF
ID
EX
MEM
WB
指令i+1
IF
Idle
Idle
Idle
idle
分支目标指令
IF
ID
EX
MEM
WB
分支目标指令+1
IF
ID
EX
MEM
WB
表3.分支成功的流水线时空图
3.4模型中的问题与修正
3.4.1指令周期数问题
若是指令周期和之前的设计一样，使用单周期的设计，那么会出现对流水寄存器的读写冲突。
例如对于通用寄存器组来说，在clk上升沿的时候需要从IF段的指令寄存器IR中取出指令，然后访问相应的寄存器并将数据写入ID段的A,B寄存器。
试想，若是从IR中取指令，和对ID段的A,B寄存器的写入两个操作都是在clk上升沿触发，那么由于时延的存在，很有可能导致写入的值不是预期值。
因此我们将指令周期从单周期改为双周期。
在前一周期完成对流水寄存器的读操作，并且完成各段的功能。
后一周期，完成对流水寄存器的写操作。
具体实现上我们舍弃了分频的方法而是采用前半周期为clk上升沿触发，后半周期为clk下降沿触发。
3.4.2译码器问题
通过3.3.1可知，各段功能需要在前一周期内全部完成，但是ID段很特殊，因为有译码器的存在。
通用寄存器组和扩展部件都需要译码器提供控制信号，但是由于3.3.1的限制，译码器也会在clk上升沿触发。
由于时延的存在，这可能会导致控制信号产生在需求之后。
也即在寄存器组和扩展部件需要控制信号的时候，控制信号还未真正产生，导致这两部件使用了错误的控制信号。
除了这个隐患，还有一个问题就是若采用单独的译码器，那么会在ID段产生大量的控制信号，这些控制信号都需要通过流水线流向下一段，那么势必需要大量的流水寄存器，大幅增加硬件成本。
综合考虑这两个问题之后我们撤掉了译码器，而采用分段译码的方式。
即给每个功能部件都提供完整的指令，由各个功能部件自己产生自己所需要的控制信号，这样就可以完美的解决上述两个问题。
3.4.3针对JNZQ指令的优化问题
在非流水的CPU模型中我们针对JNZQ指令进行了专门的优化，将对分支条件的判断放在了ID段。
但是这存在两个问题，一是我们认为这样影响了整体设计的一致性；二是在流水线CPU的设计中我们加入了新的跳转指令，这使得判断变得更加复杂，ID段分担了太多EX段的功能，会影响整体流水的性能。
因此在流水CPU设计中我们将分支的条件改回在EX段判断。
3.4.4寄存器组的读写顺序问题
在最初的设计中，我们将寄存器的写回操作放在后半周期，即和流水线寄存器的写操作一同完成。
但是在后面的实际测试中我们发现若这样处理，我们在做重定向的时候必须做三次重定向。
因此我们对此做了调整，将写回操作提前到前半周期完成，即对寄存器组实现先写后读策略。
3.4.5写回段的取舍
在最初的设计中，由于我们将寄存器的写回操作放在后半周期，因此我们一度舍弃了写回段。
因为写回段仅仅是前半周期读出写回数据，后半周期将数据写回寄存器组，这么简单的功能占据一个流水段显示实在是“奢侈”。
因而在最初的设计中我们将其和MEM段合并。
但是3.3.4中对寄存器读写顺序做了调整，因此写回段中的写回操作和EX段的计算操作以及MEM的访存操作在同半个周期内，由于时延的存在很有可能导致写回数据错误。
此时若舍弃了写回段则可能在计算结果出来前就写回了，这显然不合理。
因此我们重新加入了写回段。
在加入访存段后，由于写回的结果依赖于访存结果，因此放在访存段之后。
3.4.6特殊指令JNZ的问题
JNZ这条指令在整个指令集中是非常特殊的存在，在之前的设计中我们完全没有考虑到这个问题。
1虽然JNZ是I-TYPE指令，但是RT却是源寄存器，也即JNZ不会修改RT的值。
即它不符合I-TYPE指令在写回段的数据通路Regs[rt]←ALUo。
这在做定向的时候会产生严重的问题，若不做特殊判断，那么很可能会产生错误的定向。
2JNZ指令是整个指令集中唯一一个需要4个输入（rega,regb,imm,pc）的指令，其他指令均最多只需要2个输入。
这使得EX段的两个选择器完全是多余的，可以去掉。
在考虑到这两点之后我们对重定向进行了重新设计，并且去掉了EX段中的两个选择器。
3.5硬软中断的实现
3.5.1软中断的实现
对于软中断，我们实际上通过扩展指令集的方式来实现。
即在指令集中加入两条指令，PUSH和POP，来实现软中断。
具体指令表4。
R-type
op
rs
rt
rd
shamt
func
Pop
111111
00000
00101
00000
00000
00000
J-type
op
address
Push
111110
0000000000000000000001110
表4.Push和Pop指令
当ID段检测到PUSH指令时，将会把所有通用寄存器组的值以及当前PC值压入堆栈。
当EX段检测到PUSH指令时，会无条件跳转至指令对对应的地址。
当ID段检测到POP指令时，将会把所有的通用寄存器组的值弹出。
当EX段检测到POP指令时，会无条件跳转至堆栈中的PC值对应的地址。
3.5.2硬中断的实现
对于硬中断我们仅实现了了溢出中断。
当EX段出现溢出时，EX段将会向IF段传送相应的控制信号。
此时IF段将会产生一条PUSH指令送到IR中，并且PC值维持一周期不变。
这样就相当于向流水线中插入了一条软中断指令，从而实现了用硬件来自动产生中断指令。
3.6最终数据通路
在成功修改和完善3.4中的问题以及加入3.5中的内容后，我们得到了最后的数据通路图，如图7。
图7.5段流水CPU最终数据通路图
四、实现内容与测试结果
1.各模块功能
模块例化名称
模块实现功能
U1
实现PC的存储与更新
U2
实现指令的存取
U3
实现对通用寄存器的读写
U4
实现对立即数的有符号与无符号扩展
U5
实现ALU
U6
实现访存功能
表5.各模块功能表
2.控制信号
流水段
控制信号
功能
IF
Update_Pc
控制PC更新为PC+1或ALUO
ID
Reg_Sign
控制通用寄存器组的压栈与弹出
Ex_Sign
控制有符号扩展和无符号扩展
EX
Alu_Sign1
控制MUX2的选择
Alu_Sign2
控制MUX3的选择
Alu_Sign3
控制ALU的计算功能
Sel1
控制ALUA端的定向
Sel2
控制ALUB端的定向
MEM
Mem_Write
控制MEM的读写
WB
Mem_Read
表明MEM的读写状态，控制MUX4的选择
Wb_Sign
控制通用寄存器的写回
表6.控制信号表
3.指令操作流程
由于我组实现的指令较多，而很多指令具有较大的相似性，因此这里取ADD,BNE,J,SW四条指令，先做出其各周期的操作及控制信号表[2]。
指令阶段
操作流程
控制信号
IF
IR←（M[PC]）
Update_Pc=0
PC←（PC）+1
ID
A←（R[IR[25:
21]]）
Reg_Sign=00,Ex_Sign=1,Wb_Sign=0
B←（R[IR[20:
16]]）
IR2←IR
EX
ALUO←（A）+（B）
Alu_Sign1=0,Alu_Sign2=1,Alu_Sign3=0000,sel1=0,sel2=0
IR3←IR2
MEM
ALUO2←ALUO
Mem_Write=0
IR4←IR3
WB
R[IR4[15:
11]]←（ALUO2）
Mem_Read=0,Wb_Sign=1
表7.ADD指令操作流程及控制信号
指令阶段
操作流程
控制信号
IF
IR←（M[PC]）
Update_Pc=0
NPC←（PC）+1
PC←（PC）+1
ID
A←（R[IR[25:
21]]）
Reg_Sign=00,Ex_Sign=1
B←（R[IR[20:
16]]）
IMM←（Sign-extend（IR[15-0]））
IR2←IR
NPC2←NPC
EX
if（A!
=B）PC←NPC2-IMM
Alu_Sign1=1,Alu_Sign2=0,Alu_Sign3=0111,sel1=0,sel2=0
if（A!
=B）Update_Pc=1elseUpdate_Pc=0
表8.BNE指令操作流程及控制信号
指令阶段
操作流程
控制信号
IF
IR←（M[PC]）
Update_Pc=0
PC←（PC）+1
ID
IMM←（Sign-extend（IR[15-0]））
Reg_Sign=00,Ex_Sign=1
IR2←IR
EX
PC←（IMM）
Alu_Sign1=0,Alu_Sign2=0,Alu_Sign3=1000,sel1=0,sel2=0,Update_Pc=1
表9.J指令操作流程及控制信号
指令阶段
操作流程
控制信号
IF
IR←（M[PC]）
Update_Pc=0
PC←（PC）+1
ID
A←（R[IR[25:
21]]）
Reg_Sign=00,Ex_Sign=1
B←（R[IR[20:
16]]）
IMM←（Sign-extend（IR[15-0]））
IR2←IR
EX
ALUO←（A）+（IMM）
Alu_Sign1=0,Alu_Sign2=0,Alu_Sign3=0000,sel1=0,sel2=0
IR3←IR2
B2←B
MEM
Memory[ALUO]←（B2）
Mem_Write=1
表10.SW指令操作流程及控制信号
4.指令执行状态转换图
可画出其对应的状态转移图，如图9所示。
图9.状态转移图
5.引脚绑
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