基于FPGA的病房自动呼叫系统.docx
《基于FPGA的病房自动呼叫系统.docx》由会员分享，可在线阅读，更多相关《基于FPGA的病房自动呼叫系统.docx（35页珍藏版）》请在冰豆网上搜索。
基于FPGA的病房自动呼叫系统
摘要
病房自动呼叫系统，顾名思义，是病人在医生与护士不在的情况下找寻医生寻求帮助的系统。
由于医院医护人员数量有限，护士不能保证时刻呆在某一位病人身边，病房呼叫系统能够使病人在危急时刻及时地联系上医生或者护士，从而得到及时的救治或看护。
所以拥有一套功能完善的病房呼叫系统，对于一个提高服务质量的医院来讲，是非常重要的。
该病房呼叫系统是基于FPGA的，用FPGA芯片设计所需的数据的传输、存储、显示、系统报警等功能，采用VHDL语言编程，数据能够实时地可靠地传输，提高了系统的性能和可靠性。
充分利用了FPGA的可编程能力与VHDL语言的可移植性和原理图编辑的直观性等优点，实现病房呼叫系统的功能。
这个设计所要求的整个呼叫系统控制电路、蜂鸣器等组成，病人在身边无人的时候能够做到及时地告知医护人员，医生也能够通过该系统判断出是那个床位的病人需要医护。
该系统最突出的一个优点是具有优先选择功能，能够在第一时间做到对最需要求助的人进行帮助。
关键词：
病房呼叫系统；FPGA；VHDL
Abstract
Wardcallsystem,asthenamesuggests,isasystemthatapatience,withoutdoctorsandnursesaroundhim,canusetoseekdoctorforhelp.ThiswardcallingsystemisbasedonFPGA.ThroughtheGPGAdesignofdifferentdesignwemethodofthemodulardesignandfinallyadoptedwiththeprinciplediagramlanguage,VHDLcombinedmethodofdesign.MakefulluseoftheFPGAprogrammableabilityandVHDLlanguagelessonportabilityandschematicdiagramoftheintuitiveeditingetc.Werealizedthefunctionofthewardcallsystem.
Keyword:
FPGA;VHDL;wardcallingsystem
第一章综述
一、EDA技术与发展
20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。
在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。
这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。
这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。
现在对EDA的概念或范畴用得很宽。
包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。
目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。
EDA有如下几个特点：
（1）高层综合和优化
为了能更好地支持自顶向下的设计方法，现代的EDA工具能够在系统进行综合和优化，这样就缩短了设计的周期，提高了设计效率。
（2）采用硬件描述语言进行设计
采用硬件描述语言进行电路与系统的描述是当前EDA技术的另一个特征。
与传统的原理图设计方法相比，HDL语言更适合描述规模大的数字系统，它能够使设计者在比较抽象的层次上对所设计系统的结构和逻辑功能进行描述。
采用HDL语言设计的突出优点是：
语言的公开性和利用性；设计与工艺的无关性；宽范围的描述能力；便于组织大规模系统的设计；便于设计的复用，交流，保存和修改等。
目前最常用的硬件描述语言有VHDL和VerilogHDL,它们都已经成为IEEE标准。
（3）开放性和标准化
现代EDA工具普遍采用标准化和开放性框架结构，任何一个EDA系统只要建立了一个符合标准的开放式框架结构，就可以接纳其他厂商的EDA工具仪器进行设计工作。
这样就可以实现各种EDA工具的优化组合，并集成在一个易于管理的统一环境下，实现资源共享。
随着电子技术的发展，可编程逻辑器件和eda技术已广泛应用于通信、工业自动化、智能仪表、图像处理、计算机等领域。
EDA技术的发展和推广应用极大地推动了电子工业的发展。
随着EDA技术的发展，硬件电子电路的设计几乎全部可以依靠计算机来完成，这样就大大缩短了硬件电子电路设计的周期，从而使制造商可以快速开发出品种多、批量小的产品，以满足市场的众多需求。
二、VHDL的简介
在传统的硬件电路设计中，主要的设计文件是电路原理图，而采用硬件描述语言（HardwareDescribeLanguage，HDL）设计系统硬件电路时主要使HDL编写源程序。
所谓硬件描述语言，是一种用形式化方法来描述数字电路和设计数字逻辑系统的计算机语言。
它可以使数字逻辑电路设计者用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，利用这种语言来描述自己的设计思想，然后利用EDA工具进行仿真，自动综合到门级电路，再用ASIC或CPLD/FPGA实现其功能。
目前这种称之为高层设计的方法已被广泛采用。
据统计，在美国硅谷目前约有80%的ASIC和FPGA/CPLD使采用HDL方法设计的。
硬件描述语言的发展至今已有二十多年的历史，并成功地应用于设计的各个阶段：
建模、仿真、验证和综合等。
到20世纪80年代时，已出现了上百种硬件描述语言，如ABEL、HDL、AHDL，它们对设计自动化曾起到了极大的促进和推动作用，与传统的门级描述方式相比，它更适合大规模系统的设计。
但是，这些语言由不同的EDA厂商开发，互不兼容，一般各自面向特定的设计领域与层次，不支持多层次设计，层次间翻译工作要由人工完成，而且众多的语言使用户无所适从。
因此急需一种面向设计的多领域、多层次、并得到普遍认同的标准硬件描述语言。
进入80年代后期，硬件描述语言向着标准化的方向发展。
1985年美国国防部正式推出了高速集成电路硬件描述语言VHDL（Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage），VHDL和VerilogHDL语言适应了这种趋势的要求，先后成为IEEE标准。
VHDL诞生于1982年。
1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。
自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版）之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。
此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。
1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。
现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。
VHDL语言可读性强，易于修改和发现错误，覆盖面广，描述能力强，能支持硬件的设计，验证，综合和测试，包括系统行为级、寄存器传输级和逻辑门级多个设计层次，支持结构、数据流和行为三种描述形式的混合描述，因此VHDL几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用VHDL来完成。
VHDL还具有以下优点：
（1）VHDL的宽范围描述能力使它成为高层次设计的核心，将设计人员的工作重心提高到了系统功能的实现与调试，而花较少的精力于物理实现。
（2）VHDL可以用简洁明确的代码描述来进行复杂控制逻辑的设计，灵活且方便，而且也便于设计结果的交流、保存和重用。
（3）VHDL的设计不依赖于特定的器件，方便了工艺的转换。
（4）VHDL是一个标准语言，为众多的EDA厂商支持，因此移植性好。
三、FPGA的介绍
目前以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA上进行测试，是现代IC设计验证的技术主流。
这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。
在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。
系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。
一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。
FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。
但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。
厂商也可能会提供便宜的但是编辑能力差的FPGA。
因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。
另外一种方法是用CPLD（复杂可编程逻辑器件备）。
早在1980年代中期，FPGA已经在PLD设备中扎根。
CPLD和FPGA包括了一些相对大数量的可以编辑逻辑单元。
CPLD逻辑门的密度在几千到几万个逻辑单元之间，而FPGA通常是在几万到几百万。
CPLD和FPGA的主要区别是他们的系统结构。
CPLD是一个有点限制性的结构。
这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器。
这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。
而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。
CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。
一个因此有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。
允许他们的设计随着系统升级或者动态重新配置而改变。
一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行。
FPGA采用了逻辑单元阵列LCA（LogicCellArray）这样一个概念，内部包括可配置逻辑模块CLB（ConfigurableLogicBlock）、输出输入模块IOB（InputOutputBlock）和内部连线（Interconnect）三个部分。
FPGA的基本特点如下：
1）采用FPGA设计ASIC电路（特定用途集成电路），用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和I／O引脚。
4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。
用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。
掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。
FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。
当需要修改FPGA功能时，只需换一片EPROM即可。
这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。
因此，FPGA的使用非常灵活。
四、Max＋PlusII的简介
MAX+PLUSII是Altera公司在Windows环境下开发的可编程逻辑设计软件平台。
该软件提供了一种真正与结构无关的全集成化的设计环境，可支持不同结构的器件。
它可以在多种平台上运行，提供了灵活和高效的界面。
MAX+PLUSII将这些设计软件换成目标结构所要求的格式，从而使设计者能够轻松的掌握和使用MAX+PLUSII软件。
MAX+PLUSII具有以下特点：
①开放的接口。
②与结构无关（指VHDL描述逻辑综合前与结构无关）③多平台④完全集成化⑤多种设计库⑥模块化工具⑦硬件描述语言（HDL）⑧开放核的特点，允许设计人员添加自己的宏函数⑨Megacore功能（Megacore是为复杂的系统及功能提供的、经过校验的HDL网表文件，能使器件实现最优化设计。
MAX＋plusⅡ软件的设计流程如图1.2所示。
设计输入有四种方式：
原理图输入、文本输入、EDIF网表输入及波形输入方式。
文本输入是采用硬件描述语言程序作为输入，建立VHDL行为模型。
编译是主要完成器件的选择及适配、逻辑的综合及器件的装入、延时信息的提取。
设计仿真指只需通过计算机就能对所设计的数字系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作。
器件编程是对设计进行下载即将编程数据放到具体的可编程器件中，以便进行硬件调试和验证。
图1.1软件的设计流程图
第二章设计原理
一、组合逻辑电路的设计方法
所谓组合逻辑电路就是在任何时刻，输出状态只决定于同一时刻各输入状态的组合，而与先前的状态无关的逻辑电路。
在VHDL设计中，组合逻辑电路通常写成逻辑图（卡诺图），然后转化成真值表。
通过真值表来控制输入输出状态。
（一）组合逻辑电路的分类
根据数字电路中输入输出的函数关系，组合逻辑电路可以由逻辑代数和卡诺图（如图2.1）来分析和设计。
组合逻辑电路有以下特点：
（1）输入，输出之间没有反馈延迟通路。
（2）电路中不含记忆单元。
图2.1卡诺图
（二）组合逻辑电路的设计方法与缺点
组合逻辑电路的设计，通常以电路简单，所用器件最少为目标。
在前面所介绍的用代数法和卡诺图法来化简逻辑函数，就是为了获得最简的形式，以便能用最少的门电路来组成逻辑电路。
但是，由于在设计中普遍采用中，小规模集成电路产品，因此应根据具体情况，尽可能减少所用的器件数目和种类，这样可以组装好的电路结构紧凑，达到工作可靠而且经济的目的。
组合逻辑电路的设计步骤是：
（1）根据对电路逻辑功能的要求，列出真值表；
（2）由真值表写出逻辑表达式；
（3）简化和变换逻辑表达式，从而画出逻辑图；
（4）编写组合逻辑电路设计程序。
这种设计方法的缺点是：
实际上，从信号输入到稳定输出需要一定的时间。
由于从输入到输出的过程中，不同通路上门的级数不同或者门电路平均延迟时间的差异，使信号从输入经不同通路传输到输入级的时间不同。
由于这个原因，可能会使逻辑电路产生错误的输出。
通常把这种现象称为竞争冒险。
而我们在这个设计中利用VHDL来编程，就可以进行系统行为描述，可以从逻辑行为上对模块进行描述和设计，大大降低了设计难度；描述的设计思想，电路结构和逻辑关系清晰明了，便于存档，查看，维护和修改，支持大规模设计的分解和已有设计的再利用。
这也是VHDL之所以流行和我们选择它来进行设计的原因。
（三）组合逻辑电路的VHDL设计方法
现代数字系统的设计采用基于EDA（ElectronicDesignAutomation）技术的自顶向下（TopToDown）的设计方法，即从整个系统的功能出发，自顶向下将系统划分成若干功能模块或子系统。
一般的数字系统（或子系统）可以划分为受控器（又称数据子系统）和控制器（又称控制子系统）。
受控器主要完成数据的采集、存储、运算处理和传输，在控制器发出的控制信号下进行，同时又反馈信号给控制器。
控制器是执行算法的核心，是我们设计工作的首要任务，其控制功能可以用逻辑电路来实现，在EDA技术平台上，用VHDL设计，经过寄存器传输级（RTL）模拟验证后综合形成门级网表后，再进行门级仿真。
用VHDL描述真值表一般需要两个进程：
一个是时钟进程，控制状态机在时钟有效沿根据条件得到下一个状态并进行状态迁移；另一个进程是组合进程，不受时钟控制，由输出相关的信号触发，该进程根据触发信号决定组合逻辑电路的输出状态值。
有时也采用三个进程模型来描述真值表，把时钟进程中形成下一个状态的功能分离出来，单独作为一个组合进程。
该模型中，状态的迁移比2个进程的模型延迟一个节拍，而且最后综合出来的电路也稍大，但其优点是在描述复杂真值表时，3个进程模型的可读性好，修改比较方便。
在VHDL设计中，可以不需要进行繁琐的时钟脉冲产生等步骤，可以简便地定义状态变量，将状态描述成进程，这个进程可以传出信号来控制其他进程，从而实现各种功能。
应用VHDL进行逻辑电路设计的具体步骤如下：
（1）根据系统要求确定状态数量输入件和各状态输出信号的，并画出画出卡诺图；
（2）化简卡诺图化简成为最简单的逻辑关系
（3）按照逻辑关系编写真值表的VHDL设计程序；
（4）利用EDA工具对组合逻辑电路的功能进行仿真验证。
在VHDL语言中，组合逻辑电路的真值表通常用枚举型数据进行定义，每个状态均可表达为CASE_WHEN语句结构中的一条CASE语句，其输出组合逻辑可以用并行信号赋值语句或独立的进程描述，生成的硬件电路较简单，也就是节省硬件资源。
无论与基于VHDL的其他设计方案相比，还是与可完成相同功能的CPU相比，组合逻辑电路都有难以超越的优越性，主要表现在以下几个方面：
（1）控制灵活方便；
（2）结构模式相对简单，设计方案相对固定，以及可定义符号化枚举类型的状态，对发挥VHDL综合器强大的优化功能提供了有利条件；
（3）组合逻辑电路容易构成性能良好的逻辑模块，不受前一状态的影响
（4）组合逻辑电路系统由纯硬件电路构成，它的运行不依赖软件指令的逐条执行，而且在它的设计中可使用完整的容错技术，所以组合逻辑电路具有极高的可靠性。
编程完成后将程序下载到CPLD芯片上，就完成了数字系统的设计。
第三章系统设计与实现
一、设计准备
本次设计中，首先做了如下准备工作：
阅读了大量的中英文文献，对国内外FPGA应用技术和状态机的描述方法及当前最先进的硬件描述语言和可编程ASIC的应用及发展现状有了一定的了解，为本次设计提供了许多有益的启示。
深入地研究了组合逻辑电路的特点，并细致分析了各种实现控制的特征，从而总结出选择组合逻辑电路最佳描述方式的方法，为用FPGA进行病房自动呼叫系统设计的硬件实现打下了一个坚实的基础。
重点深入的学习了FPGA的物理结构和特征。
弄清其中的硬件资源数量和特点及其使用方法与有关注意事项。
为充分、有效地利用器件资源做好了准备工作。
学习了VHDL语言的基本知识和使用它来设计数字系统硬件电路的基本方法、基本设计思想，为灵活的设计和开发奠定了基础。
认真的学习和掌握了MAX+PLUSⅡ软件。
二、设计构思
（一）设计要求
病房自动呼叫系统系统的设计要求如下：
用8个开关模拟8个病房的呼叫输入信号，1号优先级最高；1～8优先级依次降低；用一个数码管显示呼叫信号的号码；没信号时显示0；有多个信号呼叫时，显示优先级最高的呼叫号（其他呼叫用指示灯显示）；用四个数码管显示呼叫等待时间（mmss）。
凡有呼叫发出5秒的提示声；呼叫3分钟未处理输出报警信号。
对低优先级的呼叫进行存储，处理完高优先级的呼叫，再进行低优先级呼叫的处理。
（二）设计思路：
1、整体设计思路：
根据设计要求，我们将设计分为几个模块来设计，分别为：
锁存模块、选优模块（对病房选优）、选优模块2（对复位选优）、计时模块、显示模块、蜂鸣模块。
2、整体设计流程：
1）锁存器：
对病房呼叫的信号进行存储并处理信号，需要用一个对所有的呼叫信号进行存储的锁存器。
2）数据选择器（选优）：
对发出呼叫的病房进行优先选择，选择优先级最高的一个病房号，病房号从1到8优先级一次降低。
3）数据选择器2（选优2）：
对时间控制信号进优先选择，这样就使得数码管显示器显示的时间为当前优先级最高的病房所呼叫的时间。
4）计时器：
病房呼叫系统中要求凡有呼叫发出，呼叫3分种未处理输出报警信号，即要求一个模块对呼叫时间计时，因此设计一个分秒计时器，对呼叫时间计时。
实验箱中时钟频率为20MHZ，故计时部分需加入分频，使之为1s。
5）显示器：
用一个数码管显示呼叫信号的号码，用四个数码管显示呼叫等待时间（mmss），设计一七段数码显示器，数码片选为低电平有效，扫描信号定为1KHZ。
（三）模块具体设计
1.锁存模块：
由于有8个病房所以设计了8个输入信号且高电平时为信号输入，另外考虑到时间模块显示的是当前等待时间，所以时间显示当前等待时间为最好，所以在锁存模块，把复位加到锁存模块，高电平的时候表示复位不工作，低电平的时候表示复位。
锁存器的一个输入信号与LED灯相连，使得有呼叫信号时，与病房相对应的灯亮。
另外一个相同的输出信号连接选优器，对信号进行选优，还有一个相同输出信号控制计时模块中的SP信号。
2.选优模块：
由设计要求，数码管要显示优先级最高的病房的呼叫信号，所以须得对病房呼叫信号进行选优，还考虑到对时间的优先级的问题，所以设计了两个优先输出信号。
程序功能部分按优先病房号顺序依次输出BCD码代表的1、2、3、4、5、6、7、8.
3.选优2：
考虑到复位键一一对应的问题，我们的时间模块又只用了一个，显示当前最优先病房的等待时间，所以选优2模块连在选优模块的后面，以及和8个位宽的复位信号相连，然后通过选优模块，使得输出地复位信号为当前最优先的病房所对应的复位信号。
锁存器模块的一个输出信号也在这时进行选优，选出来的优先级最高的信号与时间模块中的SP信号对应。
4.计时模块：
由设计要求计时用四个数码管显示mmss,所以时间方面采用的是以秒进位，实验箱中的时间频率为20MHZ,所以选择了0：
20000000即一秒的分频，另外由于有呼叫信号时，SP=1,我们得立即计时,所以定义了每个1秒之内出现一个上升沿，当上升沿到来时时间加计1s，另外mmss之中前一个m代表的是分的十位，后一个m代表的是分的个位，前一个s代表的是秒的十位，后一个s代表的是秒的个位。
5.显示模块：
显示模块所要显示的就是优先级最高的呼叫病房的号码以及呼叫等待的时间mmss，所以在模块的设计当中，我们用中间的六个数码管依次显示当前最优先呼叫病房号，分的十位，分的个位，再一个数码管显示一横杠，和秒计位区分开来。
在依次是秒的十位，秒的个位。
6.连接模块：
由于各个模块成功之后进行顶层设计时，时间模块和蜂鸣器模块的位宽不相等，故需要一个连接模块，使得两模块能够顺利衔接起来。
连接模块的输出部分和时间模块的mmss各部分相互对应，模块输出部分位宽的15-12位与记秒的个位的3-0位对应，位宽的11-8位与记秒的十位的3-0相对应，位宽的7-4位与记分的个位的3-0相对应，位宽的3-0位与记分的十位的3-0位相对应。
7.蜂
升级会员 