ds1302涓流充电时钟芯片外文文献翻译大学论文.docx
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ds1302涓流充电时钟芯片外文文献翻译大学论文
DS1302涓流充电时钟芯片
一、特性
1、实时时钟，可对秒、分、时、日、周、月以及带闰年补偿的年进行计数,有效期2100年；
2、用于高速数据暂存的31×8RAM；
3、最少引脚数的串行I/O；
4、2.0-5.5V满度工作范围；
5、2.5V时耗电小于300nA；
6、用于时钟或RAM数据读/写的单字节或多字节（脉冲方式）数据传送；
7、8引脚DIP或可选的用于表面安装的8引脚SOIC封装；
8、简单的3线接口；
9、TTL兼容（VCC=5V）；
10、可选的工业温度范围-40℃至+85℃；
11、与DS1202兼容。
二、引脚排列
DS1302引脚封装图如下图1所示
图1DS1302引脚封装图
三、引脚说明
①X1，X2：
32.768kHz晶振引脚；②GND：
接地；③RST：
复位；④I/O：
数据输入/输出；⑤SCLK：
串行时钟；⑥VCC1，VCC2：
电源引脚。
四、说明
DS1302慢速充电时钟芯片包括实时时钟/日历和31字节的静态RAM。
它经过一个简单的串行接口与微处理器通信。
实时时钟/日历提供秒、分、时、日、周、月和年等信息。
对于小于31天的月，月末的日期自动进行调整，还包括了闰年校正的功能。
时钟的运行可以采用24小时或带AM（上午）/PM（下午）的12小时格式。
使用同步串行通信，简化了DS1302与微处理器的通信。
与时钟/RAM通信仅需三根线：
（1）RST（复位）、
（2）I/O（数据线）、和（3）SCLK（串行时钟）。
数据可以以每次一个字节或多达31字节的多字节形式传送至时钟/RAM或从其中送出。
DS1302设计成能在非常低的功耗下工作，消耗小于1微瓦的功率便能保存数据和时钟信息。
DS1302是DS1202的升级产品，除了DS1202基本的慢速充电功能外，DS1302具有的其它特点包括：
用于主电源和备份电源的双电源引脚，可编程的VCC1慢速充电器以及7个附加字节的高速暂存存储器（scratchpadmemory）。
（1）工作原理
串行时钟芯片的主要组成部分示于图2：
移位寄存器、控制逻辑、振荡器、实时时钟以及RAM。
图2DS1302方框图
（2）信号说明
①VCC1：
VCC1在单电源与电池供电的系统中提供低电源并提供低功率的电池备份。
通过连接这个引脚对系统实时充电；
②VCC2：
VCC2在双电源系统中提供主电源，在这种运用方式中VCC1连接到备份电源，以便在没有主电源的情况下能保存时间信息以及数据；
③DS1302由VCC1或VCC2两者中较大者供电。
当VCC2大于VCC1+0.2V时，VCC2给DS1302供电。
当VCC2小于VCC1时，DS1302由VCC1供电；
④时钟（串行时钟输入）-时钟用于同步数据移动的串行接口；
⑤I/O（数据输入/输出）-对I/O引脚是双向数据引脚的3线接口；
⑥复位（复位）-复位信号必须在高电平读取或写入；
⑦X1，X2：
连接为一个标准的32.768kHz的石英晶体。
所选用晶振规定的负载电容量应当为6pF。
（3）命令字节
命令字节示于图3。
每一数据传送由命令字节初始化。
最高有效位MSB（位7）必须为逻辑1。
如果它是零，禁止写DS1302。
位6为逻辑0指定时钟/日历数据；逻辑1指定RAM数据。
位1至5指定进行输入或输出的特定寄存器。
最低有效位LSB（位0）为逻辑0指定进行写操作（输入）；逻辑1指定进行读操作（输出）。
命令字节总是从最低有效LSB（位0）开始输入。
图3地址/命令字节
（4）复位和时钟控制
通过把RST输入驱动至高电平来启动所有的数据传送。
RST输入有两种功能。
首先，RST接通控制逻辑，允许地址/命令序列送入移位寄存器。
其次，RST提供了中止单字节或多字节数据传送的手段。
时钟是下降沿后继以上升沿的序列。
数据输入时，在时钟的上升沿数据必须有效，而数据位在时钟的下降沿输出。
如果RST输入为低电平，那么所有的数据传送中止且I/O引脚变为高阻抗状态。
数据传送在图4中说明。
上电时，在VCC≥2.0伏之前RST必须为逻辑0。
此外，当把RST驱动至逻辑1的状态时，SCLK必须为逻辑0。
图4数据传输概要
（5）数据输入
跟随在输入写命令字节的8个SCLK周期之后，在下8个SCLK周期的上升沿输入数据字节。
如果有额外的SCLK周期，它们将被忽略。
数据从位0开始输入。
（6）数据输出
跟随在输入读命令字节的8个SCLK周期之后，在下8个SCLK周期的下降沿输出数据字节。
注意，被传送的第一个数据位发生在写命令字节的最后一位之后的第一个下降沿。
只要RST保持为高电平，如果有额外的SCLK周期，它们将重新发送数据字节。
这一操作使之具有连续的多字节方式的读能力。
另外，在SCLK的每一上升沿，I/O引脚为三态。
数据从位0开始输出。
（7）多字节方式
通过对地址31（十进制）寻址（地址/命令位1至5=逻辑1），可以把时钟/日历或RAM寄存器规定为多字节（burst）方式。
如前所述，位6规定时钟或RAM而位0规定读或写。
在时钟/日历寄存器中的地址9至31或RAM寄存器中的地址31不能存储数据。
在多字节方式中读或写从地址0的位0开始。
与使用DS1202时一样，当以多字节方式写时钟寄存器时，必须按数据传送的次序写最先8个寄存器。
但是，当以多字节方式写RAM时，为了传送数据不必写所有31个字节。
不管是否写了全部31个字节，所写的每一个字节都将传送至RAM。
（8）时钟/日历
如图5所示，时钟/日历包含在7个写/读寄存器内。
包含在时钟/日历寄存器内的数据是二——十进制（BCD）码。
图5DS1320寄存器说明
（9）时钟暂停
秒寄存器的位7定义为时钟暂停位。
当此位设置为逻辑1时，时钟振荡器停止，DS1302被置入低功率的备份方式，其电源消耗小于100毫微安（nanoamp）。
当把此位写成逻辑0时，时钟将启动。
（10）AM-PM/12-24方式
小时寄存器的位7定义为12或24小时方式选择位。
当它为高电平时，选择12小时方式。
在12小时方式下，位5是AM/PM位，此位为逻辑高电平表示PM。
在24小时方式下，位5是第2个10小时位（20-23时）。
（11）写保护寄存器
写保护寄存器的位7是写保护位。
开始7位（位0-6）置为零，在读操作时总是读出零。
在对时钟或RAM进行写操作之前，位7必须为零。
当它为高电平时，写保护位防止对任何其它寄存器进行写操作。
（12）慢速充电（Tricklecharge）寄存器
这个寄存器控制DS1302的慢速充电特性。
图5的简化电路表示慢速充电器的基本组成。
慢速充电选择（TCS）位（位4-7）控制慢速充电器的选择。
为了防止偶然的因素使之工作，只有1010模式才能使慢速充电器工作，所有其它的模式将禁止慢速充电器。
DS1302上电时，慢速充电器被禁止。
二极管选择（DS）位（位2-3）选择是一个二极管还是两个二极管连接在VCC2与VCC1之间。
如果DS为01，那么选择一个二极管；如果DS为10，则选择两个二极管。
如果DS为00或11，那么充电器被禁止，与TCS无关。
RS位（位0-1）选择连接在VCC2与VCC1之间的电阻。
电阻选择（RS）位选择的电阻如下表1：
表1电阻选择（RS）位选择的电阻
如果RS为00，充电器被禁止，与TCS无关。
二极管和电阻的选择由用户根据电池或超容量电容充电所需的最大电流决定。
最大充电电流可以如下列所说明的那样进行计算。
假定5V系统电源加到VCC2而超容量电容接至VCC1。
再假设慢速充电器工作时在VCC2和VCC1之间接有一个二极管和电阻R1。
因而最大电流可计算如下：
Imax=（5.0V－二极管压降）/R1
～（5.0V－0.7V）/2kΩ
～2.2mA
显而易见，当超容量电容充电时，VCC2和VCC1之间的电压减少，因而充电电流将会减小。
（13）时钟/日历多字节（Burst）方式
时钟/日历命令字节可规定多字节工作方式。
在此方式下，最先8个时钟/日历寄存器可以从地址0的第0位开始连续地读或写（见图5）。
当指定写时钟/日历的多字节方式时，如果写保护位设置为高电平，那么没有数据会传送到8个时钟/日历寄存器（包括控制寄存器）的任一个。
在多字节方式下，慢速充电器是不可访问的。
（14）RAM
静态RAM是RAM地址空间中顺序寻址的31×8字节。
（15）RAM多字节方式
RAM命令字节可规定多字节工作方式。
在此方式下，可以从地址0的第0位开始顺序读或写31RAM寄存器（见图5）。
（16）寄存器概要
寄存器数据格式概要示于图5。
（17）晶振选择
32.768kHz的晶振（诸如Daiwa公司的DT26S、Seiko公司的DS-VT-200或其他类似产品）可通过引脚2和3（X1，X2）直接连接至DS1302。
所选用晶振规定的负载电容量（CL）应当为6pF。
晶振可从Dallas半导体公司订购。
订购器件号是DS9032。
五、极限参数*
任何引脚相对于地的电压–0.5V至+7.0V
运用温度0℃至70℃
贮存温度–55℃至+125℃
焊接温度260℃，10秒
*强度超出所列的极限参数可能导致器件的永久性损坏。
这些仅仅是极限参数，并不意味着在极限条件下或在任何其它超出推荐工作条件所示参数的情况下器件能有效地工作。
延长在极限参数条件下的工作时间会影响器件的可靠性。
六、推荐的直流运用条件
推荐的直流运用条件见下表2
表2直流运用条件表
七、直流电特性
直流特性见下表3
表3直流特表
八、电容
电容见下表4
表4电容说明表
九、交流电特性
交流特性见下表5
表5交流特性说明表
十、时序图
读数据传输时序图见下图6
图6读数据传输
写数据传输时序图见下图7
图7写数据传输
十一、注意
1.所有电压以地为参考点。
2.对于电容性负载,提供电流1mAVCC=5V和0.4mA、VCC=2.5V、VOH=VCC条件下规定逻辑1的电压。
3.对于电容性负载，在吸收电流4mA、VCC=5V和1.5mA、VCC=2.5V、VOL=地的条件下规定逻辑0的电压。
4.在I/O开路、RST设置为逻辑0、时钟暂停标志=0（允许振荡器工作）条件下规定ICC1T和ICC2T。
5.在I/O引脚开路、RST设置为高电平、VCC=5V时SCLK=2MHz；VCC=2.5V时SCLK=500kHz以及时钟暂停标志=0（允许振荡器工作）的条件下规定ICC1A和ICC2A。
6.RST、SCLK和I/O均接有40kΩ下拉电阻至地。
7.在VIH=2.0V或VIL=0.8V以及最大为10ms上升和下降时间条件下测量。
8.在VOH=2.4V或VOL=0.4V条件下测量。
9.负载电容=50pF。
10.在RST、I/O和SCLK开路条件下规定ICC1S和ICC2S。
时钟暂停标志必须设置为逻辑1（禁止振荡器工作）。
11.当VCC2>VCC1+0.2V时，VCC=VCC2；当VCC1>VCC2时，VCC=VCC1。
12.VCC2=0伏。
13.VCC1=0伏。
14.典型值为25℃时的数值。
附录B外文原文
DS1302TrickleChargeTimekeepingChip
一、FEATURES
1、Realtimeclockcountsseconds,minuteshours,dateofthemonth,month,dayoftheweek,andyearwithleapyearcompensationvalidupto2100.
2、31x8RAMforscratchpaddatastorage.
3、SerialI/Oforminimumpincount.
4、2.0–5.5Vfulloperation.
5、Useslessthan300nAat2.0V.
6、Single–byteormultiple–byte（burstmode）datatransferforreadorwriteofclockorRAMdata.
7、8–pinDIPoroptional8–pinSOICsforsurfacemount.
8、Simple3–wireinterface.
9、TTL–compatible（VCC=5V）.
10、Optionalindustrialtemperaturerange–40°Cto+85°C.
11、DS1202compatible.
二、PINASSIGNMENT
三、PINDESCRIPTION
①X1,X2：
32.768kHzCrystalPins；②GND：
Ground；③RST：
Reset；④I/O：
DataInput/Output；⑤SCLK：
SerialClock；⑥VCC1,VCC2：
PowerSupplyPins
四、DESCRIPTION
TheDS1302TrickleChargeTimekeepingChipcontainsarealtimeclock/calendarand31bytesofstaticRAM.Itcommunicateswithamicroprocessorviaasimpleserialinterface.Therealtimeclock/calendarprovidesseconds,minutes,hours,day,date,month,andyearinformation.Theendofthemonthdateisautomaticallyadjustedformonthswithlessthan31days,includingcorrectionsforleapyear.Theclockoperatesineitherthe24–houror12–hourformatwithanAM/PMindicator.InterfacingtheDS1302withamicroprocessorissimplifiedbyusingsynchronousserialcommunication.Onlythreewiresarerequiredtocommunicatewiththeclock/RAM:
（1）RST（Reset）,
（2）I/O（Dataline）,and（3）SCLK（Serialclock）.Datacanbetransferredtoandfromtheclock/RAM1byteatatimeorinaburstofupto31bytes.TheDS1302isdesignedtooperateonverylowpowerandretaindataandclockinformationonlessthan1microwatt.
TheDS1302isthesuccessortotheDS1202.InadditiontothebasictimekeepingfunctionsoftheDS1202,theDS1302hastheadditionalfeaturesofdualpowerpinsforprimaryandback–uppowersupplies,programmabletricklechargerforVCC1,andsevenadditionalbytesofscratchpadmemory.
（1）OPERATION
ThemainelementsoftheSerialTimekeeperareshowninFigure1:
shiftregister,controllogic,oscillator,realtimeclock,andRAM.
DS1302BLOCKDIAGRAMFigure1
（2）SIGNALDESCRIPTIONS
①VCC1：
VCC1provideslowpoweroperationinsinglesupplyandbatteryoperatedsystemsaswellaslowpowerbatterybackup.Insystemsusingthetricklecharger,therechargeableenergysourceisconnectedtothispin.
②VCC2：
Vcc2istheprimarypowersupplypininadualsupplyconfiguration.VCC1isconnectedtoabackupsourcetomaintainthetimeanddateintheabsenceofprimarypower.
③TheDS1302willoperatefromthelargerofVCC1orVCC2.WhenVCC2isgreaterthanVCC1+0.2V,VCC2willpowertheDS1302.WhenVCC2islessthanVCC1,VCC1willpowertheDS1302.
④SCLK（SerialClockInput）–SCLKisusedtosynchronizedatamovementontheserialinterface.
⑤I/O（DataInput/Output）–TheI/Opinisthebi-directionaldatapinforthe3-wireinterface.
⑥RST（Reset）–Theresetsignalmustbeassertedhighduringareadorawrite.
⑦X1,X2：
Connectionsforastandard32.768kHzquartzcrystal.Theinternaloscillatorisdesignedforoperationwithacrystalhavingaspecifiedloadcapacitanceof6pF.
（3）COMMANDBYTE
ThecommandbyteisshowninFigure2.Eachdatatransferisinitiatedbyacommandbyte.TheMSB（Bit7）mustbealogic1.Ifitis0,writestotheDS1302willbedisabled.Bit6specifiesclock/calendardataiflogic0orRAMdataiflogic1.Bits1through5specifythedesignatedregisterstobeinputoroutput,andtheLSB（bit0）specifiesawriteoperation（input）iflogic0orreadoperation（output）iflogic1.ThecommandbyteisalwaysinputstartingwiththeLSB（bit0）.
ADDRESS/COMMANDBYTEFigure2
（4）RESETANDCLOCKCONTROL
AlldatatransfersareinitiatedbydrivingtheRSTinputhigh.TheRSTinputservestwofunctions.First,RSTturnsonthecontrollogicwhichallowsaccesstotheshiftregisterfortheaddress/commandsequence.Second,theRSTsignalprovidesamethodofterminatingeithersinglebyteormultiplebytedatatransfer.Aclockcycleisasequenceofafallingedgefollowedbyarisingedge.Fordatainputs,datamustbevalidduringtherisingedgeoftheclockanddatabitsareoutputonthefallingedgeofclock.IftheRSTinputislowalldatatransferterminatesandtheI/Opingoestoahighimpedancestate.DatatransferisillustratedinFigure3.Atpower–up,RSTmustbealogic0untilVCC>2.0volts.AlsoSCLKmustbeatalogic0whenRSTisdriventoalogic1state.
DATATRANSFERSUMMARYFigure3
（5）DATAINPUT
FollowingtheeightSCLKcyclesthatinputawritecommandbyte,adatabyteisinputontherisingedgeofthenexteightSCLKcycles.AdditionalSCLKcyclesareignoredshouldtheyinadvertentlyoccur.Dataisinputstartingwithbit0.
（6）DATAOUTPUT
FollowingtheeightSCLKcyclesthatinputareadcommandbyte,adatabyteisoutputonthefallingedgeofthenexteightSCLKcycles.Notethatthefirstdatabittobetransmittedoccursonthefirstfallingedgeafterthelastbitofthecommandbyteiswritten.AdditionalSCLK
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