PCBSI信号完整性之反射仿真.docx
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PCBSI信号完整性之反射仿真
一、IBIS模型的获取
a） 直接找芯片供应商
b）从网上下载
i.到Google网站直接搜索某个型号的IBIS模型；
ii. 到器件厂商的官方网站下载；
iii.从专门提供IBIS模型的网站搜索下载。
c） 仿真器件的SPICE模型或直接测量
二、IBIS模型的转化过程
将模型的IBIS格式转化为DML格式，可以使用Allegro自带的ModelIntegrity.一般有两种方式打开此软件：
1、在SPECCTRAQuest下，点击Tools->ModelIntegrity；
2、在Allegro目录下，ModelIntegrity作为单独的软件存在，只要点下即可。
然后，选择File->Open,打开已经获得的IBIS模型，可同时打开多个芯片的IBIS模型，其界面如下图所示：
只要打开IBIS模型，在输出窗口的ParseMessages里，会自动显示关于此模型的错误和警告信息，具体如下图所示：
此界面的右下角，如下图所示的方框，可在方框里输入提示错误的行，然后点击左边的，则跳转到该行，进行修改。
对于警告信息，可以不用理会，现在绝大多数的IBIS模型都或多或少有警告信息。
如果想观察模型的波形，可如下图所示进行操作。
也可在选中任一IOCell模型，直接点快捷按钮。
具体操作如下图所示：
之后，出现的波形如下图所示：
当模型的语法错误修改完毕后，可右击该模型，选择IBIStoDML,如下图所示：
若此步可以完成，说明成功转化为DML格式。
保存转化为DML格式的方件，最好把需要用到的DML文件放在同一文件夹里。
此时，可以关闭ModelIntegrity.
三、IBIS模型的注意事项
1、确认IBIS模型里PIN的名称与原理图及PCB图的PIN名称一致，特别是对于PGA封装的IC。
例如HI3520芯片，原理图上有一PIN为AM9，而其IBIS模型的名称为AM09，则命名不一致。
这种情况可以转化为DML格式，但在后续仿真中，其模型不能正确被加载。
2、一般不要改动模型里的ModelType,若ModelType与仿真冲突，可通过修改PINType或寻找相差不多的模型替代。
3、若想深入理解仿真机理及解决在后续仿真中出现的问题，一定要比较全面的理解IBIS模型，因为在以后出现的问题中，很大一部分是IBIS模型问题。
一、打开BRD文件
打开PCBSI，启动CadenceProductChoices界面，如图1-1所示，一般我们选择AllegroPCBSI630（SPECCTRAQuest），具体如下图所示：
接着，选择File->Open,打开所要仿真的BRD文件，此时，出现下图所示界面：
二、模型库添加
在SPECCTRAQuest界面下，点击Analyze->SI/EMISim下的Library,.添加模型的DML格式文件，如下图所示:
添加完成后，点击OK按钮。
三、叠层的设置
点击Setup->Cross-section,进行叠层的设置，其界面如下图所示：
参数设置好了之后，点击该窗口左下角的OK按钮关闭LayoutCrossSection窗口，这样叠层就设置完毕。
注：
上图的Impedance列表不必输入，它是根据前面输入的介质厚度、线宽和铜厚自动计算出来的，我们每改动一个参数的时候，按一下键盘的Tab键，Impedance值就会动态的改变，这样也可以验证PCB加工厂家提供的叠层参数是否正确。
通常计算出的阻抗值与期望值只要差别不是太大，我们都认为其是正确的，因为每个PCB加工厂家的工艺水平不同，实际生产出的PCB的阻抗值与Cadence理论计算出来的阻抗值肯定是有一定的偏差的。
四、电源层的设置
点击Logic->IdentifyDCNets,出现如下图所示界面：
对于仿真中不涉及到的电源网络可以不进行设置，但如果你对芯片所接的网络不是很清楚，那么建议把所有DC网络的电平值都输入。
五、元件模型分配
点击Analyze->SI/EMISim->Model,其界面如下图所示：
对于阻容类的元件，一般是需要自已创建模型的，而IC类器件则是为其分配现有的模型。
a）排阻模型的加载
点击CreatModel,出现如下图所示界面：
点击OK，出现下图所示界面：
点击OK完成创建后，可以在图3-4的界面上点击EditModel，对模型进行编辑，具体如下图所示：
对于阻容类的其它元件，创建过程与之类似，故不再赘述
b）IC模型的加载
选择FindModel,出现如下图所示界面：
配制好模型后，点击Close，OK，完成配置。
六、网络的检查
当为各个器件分配完模型后，有必要对其进行检查。
具体可通过如下步骤实现。
a） 模型分配情况检查
点击Analyze,->SI/EMISim->Audit,再选择NetAudit.出现如下图所示界面：
点击Auditselectednet,出现如下图所示的报告：
网络的检查，可分单根信号线和一组信号线。
在具体的仿真中，可先设置一组信号，对其检查，如果发现该组有错误或警告信息，再通过这些信息，对照原理图，确定有问题的网络，再对其进行检查。
这样，比单一网络逐根仿真效率要高些。
如下所示，为创建一组网络的过程。
点击Logic,选择CreatListofNets,如下图所示：
此后的操作步骤之上面类似。
对于叠层、电源层、模型分配及网络检查，也可能过如下设置一步步的实现。
点击Tools->SetupAdvisor,出现如下图所示界面：
按照上图所示的步骤一步步的做，最后也可以完成上述相关的设置。
b）Class属性检查
在SPECCTRAQuest下，选择Logic->PartsList,进入下图所示界面：
对于IC类元件，Class属性为IC。
对于阻容类元件，Class属性为DISCRETE。
对于连接器，Class属性为IO。
c） Pin属性检查
选择Logic->PinType,如下图所示：
注：
对于IBIS模型里定义管脚Type为BI，则可在此改为IN或OUT；若IBIS模型里定义管脚Type为OUT，则在此不能改为BI，否则在后续仿真中会出错。
即在此页面下，只能把管脚的Type属性范围改小，不能变大。
七、其它参数的设置
点击Analyze->SI/EMISim->Preferences,在Simulation下，如下图所示：
Pulsecyclecount：
通过指定系统传输的脉冲数目来确定仿真的持续时间。
PulseClockFrequency：
确定仿真中用来激励驱动器的脉冲电压源的频率。
PulseDutycycle：
脉冲占空比。
一般芯片取0.5。
Pulse/Stepoffset：
脉冲偏移量，用来控制主网络驱动器与相邻网络驱动器之间的激励时间差。
如果该值为正，则相邻网络驱动器在主网络驱动器之后产生激励。
FixedDuration：
指定仿真的持续时间长度。
如果该值未确定，则仿真器动态的为每一次仿真选择时长。
当该值确定时，仿真运行的时间就为该项中所确定的固定时间长度。
此项值的大小与波形文件的大小成正比。
WaveformResolution（Time）：
波形分辨率，决定仿真过程中产生波形的采样数据点的多少。
RunSimulationinDebugmode：
当选择该模式时，在仿真前仿真器会执行该网络的正确性检查，在检查通过后才进行仿真。
在DevicesModels下，如下图所示：
BufferDelays缓冲器延时选择。
Fromlibrary是从库中获取；
On-the-fly是根据测试负载的参数计算出BufferDelay曲线；
NoBufferDelay不考虑缓冲延时。
在实际应用时，我们均是通过器件的DATASHEET查出测试条件由软件自动计算出BufferDelay曲线，因此该项通常设为On-the-fly.
在InterconnectModels下，如下图所示：
UnroutedInterconnectModels组合框（对于PCB板中未连线的信号，采用以下参数）：
PercentManhattan：
设定未连接的传输线的曼哈顿距离的百分比，缺省为100%。
DefaultImpedance：
设定传输线特性阻抗，默认为60ohm。
DefaultPropVelocity：
默认传输速度。
RoutedInterconnectModels组合框（对于PCB板中已连线信号，采用以下参数）：
CutoffFrequency：
表明互连线寄生参数提取所适应的频率范围，缺省为0GHz。
在对IBIS的PACKEG等寄生参数进行RLGC矩阵提取时，为了不考虑频率的影响将截止频率设为0，此时的矩阵不依赖于频率，并且提取速度较快，但精度稍差。
当设置了截止频率后，RLGC矩阵将是综合矩阵，它将基于频率的参数影响，考虑了频率参数影响的RLGC矩阵具有较高的精度，但提取速度较慢。
如果对该值设置，一般建议设置该值不要超过时钟频率的三倍。
ShapMeshSize：
表明将线看成铜皮的边界尺称范围，即标明作为场分析的最大铜箔尺寸。
如果线宽大于这个尺寸值，则使用封闭形式公式进行模型提取，缺省为50mil。
ViaModeling：
表明所采用的过孔模型。
FastClosedForm：
场模拟程序实时产生一个过孔子电路而并没有建立一个近似的RC电路，这样节省了仿真时间，但没有使用模型那么准确。
IgnoreVia：
忽略过孔的影响。
DetailedClosedForm：
在互连模型库中寻找相近似的过孔模型，如果没有合适的模型，则由场模拟程序产生一个由近似RC矩阵组成的过孔模型并存储在模型库中。
DiffpairCouplingWindow：
差分对耦合窗口，表明用来定位差分对相邻网络的基于最小耦合长度的研究窗口的尺寸，缺省值为100mils。
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