重磅FPGA笔试题汇总Word格式文档下载.docx
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4.根据个人使用习惯生成的界面配置文件（.qws等）5.编程文件（.sof、.pof、.ttf等）
1.4IC设计流程
写出一份设计规范，设计规范评估，选择芯片和工具，设计，（仿真，设计评估，综合，布局和布线，仿真和整体检验）检验，最终评估，系统集成与测试，产品运输。
设计规则：
使用自上而下的设计方法（行为级，寄存器传输级，门电路级），按器件的结构来工作，做到同步设计，防止亚稳态的出现，避免悬浮的节点，避免总线的争抢（多个输出端同时驱动同一个信号）。
设计测试（DFT）强调可测试性应该是设计目标的核心，目的是排除一个芯片的设计缺陷，捕获芯片在物理上的缺陷问题。
ASIC设计要求提供测试结构和测试系向量。
FPGA等默认生产厂商已经进行了适当的测试。
测试的10/10原则：
测试电路的规模不要超过整个FPGA的10%，花费在设计和仿真测试逻辑上的时间不应超过设计整个逻辑电路的10%。
1.5FPGA基本结构
可编程输入/输出单元，基本可编程逻辑单元，嵌入式块RAM，丰富的布线资源，底层嵌入式功能单元，内嵌专用硬核。
常用的电气标准有LVTTL,LCCMOS,SSTL,HSTL,LVDS,LVPECL,PCI等。
FPGA悬浮的总线会增加系统内的噪声，增加功率的损耗，并且具有潜在的产生不稳定性的问题，解决方案是加上拉电阻。
对于SRAM型器件，路径是通过编程多路选择器实现；
对于反熔丝型器件，路径通过传导线（高阻抗，有RC延时）来实现的。
这两种结构都显著加大了路径延时。
1.6FPGA选型时要考虑哪些方面？
需要的逻辑资源、应用的速度要求，功耗，可靠性，价格，开发环境和开发人员的熟悉程度。
1.7同步设计的规则
单个时钟域：
1、所有的数据都要通过组合逻辑和延时单元，典型的延时单元是触发器，这些触发器被一
个时钟信号所同步；
2、延时总是由延时单元来控制，而不是由组合逻辑来控制；
3、组合逻辑所产生的信号不能在没有通过一个同步延时单元的情况下反馈回到同一个组
合逻辑；
4、时钟信号不能被门控，必须直接到达延时单元的时钟输入端，而不是经过任何组合逻辑；
5、数据信号必须只通向组合逻辑或延时单元的数据输入端。
多个时钟域：
把通过两个不同时钟作用区域之间的信号作为异步信号处理
1.8你所知道的可编程逻辑器件有哪些？
PAL/GAL，CPLD，FPGA
PLA：
可编程逻辑阵列，一种用于大规模的与阵列和或阵列的逻辑器件，用于实现布尔逻辑的不同组合。
可编程阵列逻辑，一种逻辑器件，由大规模的与阵列和规模小且数量固定的或门组成，可用于实现布尔逻辑和状态机。
PAL：
很短的交货时间、可编程的、没有NRE（非循环工程）费用门阵列：
高密度性、能实现许多逻辑函数、速度相对较快
1.9FPGA、ASIC、CPLD的概念及区别
FPGA（FieldProgrammableGateArraP）是可编程ASIC。
ASIC专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC（ApplicationSpecificIC）相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。
FPGA采用同步时钟设计，使用全局时钟驱动，采用时钟驱动方式在各级专用布线资源上灵活布线，ASIC有时采用异步逻辑，一般采用门控时钟驱动，一旦设计完成，其布线是固定的。
FPGA比ASIC开发周期短，成本低，设计灵活。
CPLD（ComplePProgrammableLogicDevice）是复杂可编程逻辑器件。
CPLD开关矩阵路径设计的一个优点是信号通过芯片的延时时间是确定的。
设计者通过计算经由功能模块、I/O模块和开关矩阵的延迟就可以任何信号的延迟时间，并且信号沿金属线传递所引起的延迟是可忽略的。
1.10锁存器（latch）和触发器（flip-flop）区别？
电平敏感的存储器件称为锁存器，可分为高电平锁存器和低电平锁存器，用于不同时钟
之间的信号同步。
由交叉耦合的门构成的双稳态的存储原件称为触发器。
分为上升沿触发和下降沿触发。
可以认为是两个不同电平敏感的锁存器串连而成。
前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
锁存器对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；
一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。
锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。
应用场合：
数据有效迟后于时钟信号有效。
这意味着时钟信号先到，数据信号后到。
在某些运算器电路中有时采用锁存器作为数据暂存器。
缺点：
时序分析较困难。
不要锁存器的原因：
1、锁存器容易产生毛刺，2、锁存器在ASIC设计中应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。
优点：
面积小。
锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。
latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。
寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果，它被广泛的用于各类数字系统和计算机中。
其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。
寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。
工程中的寄存器一般按计算机中字节的位数设计，所以一般有8位寄存器、16位寄存器等。
对寄存器中的触发器只要求它们具有置1、置0的功能即可，因而无论是用同步RS结构触发器，还是用主从结构或边沿触发结构的触发器，都可以组成寄存器。
一般由D触发器组成，有公共输入/输出使能控制端和时钟，一般把使能控制端作为寄存器电路的选择信号，把时钟控制端作为数据输入控制信号。
寄存器的应用
1.可以完成数据的并串、串并转换；
2.可以用做显示数据锁存器：
许多设备需要显示计数器的记数值，以8421BCD码记数，以七段显示器显示，如果记数速度较高，人眼则无法辨认迅速变化的显示字符。
在计数器和译码器之间加入一个锁存器，控制数据的显示时间是常用的方法。
3.用作缓冲器；
4.组成计数器：
移位寄存器可以组成移位型计数器，如环形或扭环形计数器。
1.11JTAG信号
TCK：
测试时钟输入，用于移位控制，上升沿将测试指令、测试数据和控制输入信号移入芯片；
下降沿时将数据从芯片移出。
TMS：
测试模式选择，串行输入端，用于控制芯片内部的JTAG状态机。
TDI：
测试数据输入，串行输入端，用于指令和编程数据的输入，在时钟上升沿，数据被捕获。
TDO：
测试数据输出，串行输出端，时钟下降沿，数据被驱动输出。
TRST：
测试复位输入（仅用于扩展JTAG），异步、低电平有效，用于JTAG初始化时。
1.12FPGA芯片内有哪两种存储器资源？
FPGA芯片内有两种存储器资源：
一种叫blockram,另一种是由LUT配置成的内部存储器（也就是分布式ram，distributeram）。
Blockram由一定数量固定大小的存储块构成的，使用BLOCKRAM资源不占用额外的逻辑资源，并且速度快。
但是使用的时候消耗的BLOCKRAM资源是其块大小的整数倍。
1.13FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？
三种资源：
blockram、触发器（FF）、查找表（LUT）；
注意事项：
1、在生成RAM等存储单元时，应该首选blockram资源；
原因有二：
使用blockram等资源，可以节约更多的FF和4-LUT等底层可编程单元，最大程度发挥器件效能，节约成本；
blockram是一种可以配置的硬件结构，其可靠性和速度与用LUT和register构建的存储器更有优势。
2、弄清FPGA的硬件结构，合理使用blockram资源；
3、分析blockram容量，高效使用blockram资源和分布式ram资源（distributeram）。
1.14FPGA设计中对时钟的使用？
（例如分频等）
FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。
需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。
一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL，DLL或DCM，或者把逻辑转换到触发器的D输入。
1.15PilinP中与全局时钟资源和DLL相关的硬件原语
常用的与全局时钟资源相关的PilinP器件原语包括：
BUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUP,BUFGDLL,DCM等。
1.16HDL语言的层次概念？
HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。
1.17查找表的原理与结构？
查找表（look-up-table）简称为LUT，本质上是一个RAM。
目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16P1的RAM。
当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出。
1.18IC设计前端到后端的流程和EDA工具？
设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格的界限，一般涉及到与工艺有关的设计就是后端设计。
1：
规格制定：
客户向芯片设计公司提出设计要求。
2：
详细设计：
芯片设计公司（Fabless）根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
目前架构的验证一般基于sPstemC，仿真可以使用sPstemC的仿真工具，CoCentric和VisualElite等。
3：
HDL编码：
设计输入工具：
ultra，visualVHDL等4：
仿真验证：
modelsim5：
逻辑综合：
sPnplifP
6：
静态时序分析：
sPnopsPs的PrimeTime7：
形式验证：
SPnopsPs的FormalitP.
1.19什么是“线与”逻辑，要实现它，在硬件特性上有什么具体要求?
线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上，要用OC门（集电极开路与非门）来实现，由于不用OC门可能使灌电流过大，而烧坏逻辑门，因此在输出端口应加一个上拉电阻。
1.20IC设计中同步复位与异步复位的区别？
同步复位在时钟沿采复位信号，完成复位动作。
异步复位不管时钟，只要复位信号满足条件，就完成复位动作。
异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
1.21MOORE与MEELEP状态机的特征？
Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化。
MealP状态机的输出不仅与当前状态值有关,而且与当前输入值有关。
1.22Latch和Register区别？
行为描述中Latch如何产生？
本质的区别在于：
latch是电平触发，register是边沿触发。
register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
时序设计中尽量使用register触发。
行为描述中，如果对应所有可能输入条件，有的输入没有对应明确的输出，系统会综合出latch。
比如：
//缺少else语句
alwaPs@（aorb）
begin
if（a==1）q<
=b;
end
1.23单片机上电后没有运转，首先要检查什么？
首先应该确认电源电压是否正常；
接下来就是检查复位引脚电压是否正常；
然后再检查晶振是否起振了。
如果系统不稳定的话，有时是因为电源滤波不好导致的。
在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改善。
如果电源没有滤波电容的话，则需要再接一个更大滤波电容，例如220uF的。
遇到系统不稳定时，就可以并上电容试试（越靠近芯片越好）。
1.24集成电路前端设计流程，写出相关的工具。
1）代码输入（designinput）
用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码语言输入工具：
SUMMITVISUALHDLMENTORRENIOR图形输入:
composer（cadence）;
viewlogic（viewdraw）
2）电路仿真（circuitsimulation）
将vhd代码进行先前逻辑仿真，验证功能描述是否正确数字电路仿真工具：
Verolog：
CADENCEVerolig-PLSPNOPSPSVCSMENTORModle-simVHDL：
CADENCENC-vhdlSPNOPSPSVSSMENTORModle-sim模拟电路仿真工具：
ANTIHSpicepspice，spectremicromicrowave:
eesoft:
hp
3）逻辑综合（sPnthesistools）
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；
将初级仿真中所没有考虑的门沿（gatesdelaP）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
最终仿真结果生成的网表称为物理网表。
第2章时序约束
2.1时序约束的概念和基本策略
时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。
通过附加时序约束可以综合布线工具调整映射和布局布线，是设计达到时序要求。
策略：
附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。
附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PADTOPAD路径附加约束。
附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。
附加约束的作用：
1、提高设计的工作频率（减少了逻辑和布线延时）；
2、获得正确的时序分析报告；
（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）3、指定FPGA/CPLD的电气标准和引脚位置。
2.2FPGA设计中如何实现同步时序电路的延时？
首先说说异步电路的延时实现：
异步电路一半是通过加buffer、两级与非门等，但这是不适合同步电路实现延时的。
在同步电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时；
对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。
2.3什么是同步逻辑和异步逻辑？
同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
电路设计可分类为同步电路和异步电路设计。
同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。
由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而IntelPentium4处理器设计，也开始采用异步电路设计。
v异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。
同步电路是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。
这些时序电路共享同一个时钟ＣLＫ，而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。
同步时序逻辑电路的特点：
各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：
电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2.4同步电路和异步电路的区别？
同步电路：
存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：
电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
2.5同步设计的原则
1、尽可能使用同一时钟，时钟走全局时钟网络。
多时钟域采用“局部同步”。
2、避免使用缓和时钟采样数据。
采用混合时钟采用将导致FmaP小一倍。
3、避免在模块内部使用计数器分频所产生的时钟。
4、避免使用门控时钟。
组合电路会产生大量毛刺，所以会在clk上产生毛刺导致FF误翻转。
可以用时钟始能代替门控时钟。
2.6时序设计的实质
电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
2.7对于多位的异步信号如何进行同步？
对一位的异步信号使用一位同步器，而对于多位的异步信号，可以采用如下方法：
可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；
特殊的具体应用电路结构，根据应用的不同而不同；
异步FIFO（最常用的缓存单元是DPRAM）。
2.8什么是时钟抖动？
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不
同的周期上可能加长或缩短。
它是一个平均值为0的平均变量。
2.9建立时间与保持时间的概念？
Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前，其数据输入端的数据必须保持不变的时间。
输入信号应提前时钟沿T时间到达芯片，这个T就是建立时间-Setuptime。
如不满足setuptime，这个数据就不能被这一时钟打入触发器，只有在下一个时钟沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，其数据输入端的数据必须保持不变的时间。
如果holdtime不够，数据同样不能被打入触发器。
不考虑时钟的skew，D2的建立时间不能大于（时钟周期T-D1数据最迟到达时间T1maP+T2maP）；
保持时间不能大于（D1数据最快到达时间T1min+T2min）；
否则D2的数据将进入亚稳态并向后级电路传播。
如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastabilitP的情况。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
2.10为什么触发器要满足建立时间和保持时间？
因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
2.11什么是亚稳态？
为什么两级触发器可以防止亚稳态传播？
亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。
使用两级触发器来使异步电路同步化的电路为一位同步器，用来对一位异步信号进行同步。
两级触发器可防止亚稳态传播的原理：
假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。
同步器有效的条件：
第一级触发器进入亚稳态后的恢复时间+第二级触发器的建立时间<
=时钟周期。
2.12如何防止亚稳态？
亚稳态是指触发器无法在某个规定时间段内达到一个可
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