算法流程图及ASM图Word格式文档下载.docx
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5．2.2算法设计
例5－２-1
设计如下左图所示的乘法电路。
图中,输入信号A=Ａ４Ａ３A2A1是被乘数，B=B4Ｂ3Ｂ２B1是乘数,且均为４位二进制数，P=A＊B是输出信号，为8位二进制数。
STAＲT为启动信号,END为结束标志。
其算法逻辑图见下右图。
图5－2-7
乘法器的算法流程图
例5-2-2
设计一个电路，用于计算平面上两点之间的距离。
该电路输入信号为两个8位二进制数X和Y，分别代表两点横坐标的差值和纵坐标的差值,电路输出为Z,表示两点之间的距离。
计算误差要求小于１0%。
图5-2-8
例5-2-２的算法流程图
5.2.3电路划分与逻辑框图
例５-2-3
根据含1统计电路的算法流程图,画出电路的逻辑框图。
如下。
图５－2－９
含１统计电路的逻辑框图
例5-2-4
画出4位二进制乘法器的逻辑框图。
图5-2-10
乘法器的逻辑框图
例5-2-5
根据距离运算电路的算法流程图,画出该电路的逻辑框图。
图5-２－11
距离运算电路的逻辑框图
5.2.4 数据处理单元的设计
例５-2－6
设计含1统计电路的数据处理单元。
如图。
图５-２－1２
含1统计电路的数据处理单元
例5－2-7
设计4位乘法器的数据处理单元。
图５-２－13
４位乘法器的数据处理单元
５.２.5ASM图
5．２.5.１ASM图的基本符号和组成
图5-2－14
AＳM图的状态图
图5-2－15
ＡSＭ图的判别块
图5-2-16
ASM图的条件输出块
5．2．5.２导出ASM图的方法
ＡSM图和算法流程图间的相互关系和转换规则十分明确，两者之间工作块（状态块）、判别块、条件输出块基本对应。
例5－2-８
将含1统计电路的算法流程图转换成为ASM图。
如下图。
图5-2-18
含1统计电路控制器ＡＳM图
例５－2－9
将4位乘法器的算法流程图转换为AＳM图。
图5-２－1９
乘法器控制单元ＡＳM图
5.２.6控制单元的设计
5．2.6.１以触发器为核心的控制器设计
例5-2-10
导出上图所示的乘法控制单元的逻辑电路。
1.对ASＭ图进行状态分配：
S0——0０，S1——0１,S2——11，S3——１0
图5－2-20
乘法器控制单元设计过程之一
２.填写激励函数卡诺图
图5-2-20
３.导出输出方程
ＥND ＝Q１Q0
CR
=
Q1Q0
ＣA=
Ｑ１Q0
CＢ1 =
Q１Q０
CB０=Q1Q0＋
Q1Q0
CC=
Ｑ1Q0
CM1=
Ｑ1Q0Bi
CM0=
Ｑ1Q0Bi+Q1Q0
４.画逻辑图：
图5－2-２1
乘法器控制单元逻辑电路之一
5.２．6.２以集成计数器为核心的控制器设计
例５-2-１１
用集成计数器７4163，辅以适当的组合器件,设计乘法器控制单元电路。
１.状态分配：
S0——00，S1——01,S２——11，S３——10
图5-2-２2
乘法控制器单元设计过程之二
2.列操作表
乘法控制器单元设计过程之二
3.填写激励函数卡诺图
图5-2-22
4.导出输出方程
EＮD=Q1Q0
=
CA=CB１=Q１Q０
ＣB０ =Q１Q0+
Q1Q0 ＝Q0
ＣC=
Q１Q0
ＣＭ1=
Q1Ｑ0Bｉ
CM0＝
Q１Ｑ０Bi +Q1Q0
5．画逻辑图:
图5-２-２３
乘法器控制单元逻辑电路之二
5．２.6.３以集成移位器为核心的控制器设计
例5－2－１2
用集成移位器7419４，辅以适当的组合器件，设计乘法器控制单元的电路。
进行状态分配：
S0——０0,Ｓ1——01,S2——11,S3——１0，得操作表及各激励输入端的函数卡诺图,如图5-2-24。
图５－2-２４
乘法器控制单元逻辑电路之三
各输出信号的函数表达式为:
END=QＡQB
ＣR
QAQB
ＣＡ=CB1= QＡQB
CB0=QAQB +
QAＱB
CＣ＝
QＡQB
CM1 =
QＡＱＢＢｉ
ＣM0=
QAQＢBi+ QAQB
激励函数Ｍ1、Ｍ0用双4选1MUX实现,各输出信号仍用译码器辅以少量门电路加以实现，其逻辑电路如图5－2－25所示。
图５-2－25
５.２．６.4 以集成多D触发器为核心的控制器设计
例5-2-13
用四D触发器7４1７5，辅以适当的组合器件,设计乘法器控制单元电路。
用多D触发器设计时序电路时，状态分配采用“一对一”的方法。
所以进行状态分配如下:
Ｓ0——０000,Ｓ１——１１00，S2——10１0,S3——1001。
由ASM图列出次态表，如表5－2-3所示。
表5-２-３
次态表
由ASＭ图可直接写出各输出方程
EＮD＝ Ｑ０
CR =Ｑ１
CＡ ＝ＣB１=Q１
CＣ=Q2
ＣＢ0=Q1+ Q3
CM１=Q2Bi
ＣＭ0=Ｑ２Ｂi+Ｑ3
控制单元的逻辑框图如图5－２－２6所示。
图5-2-26
乘法器控制单元逻辑电路之四
５．２.７设计举例
图5-２-27给出了ＦIFＯ（先进先出,又称为队列）的顺序存储器的示意图和待设计FIFＯ的框图。
图5-2-27
FIFＯ存储器示意图
图５－2-28给出了队列在ＲAM中可能的几种分布位置。
图中阴影代表队列已占据的存储空间，空白表示未被占据的存储空间。
图5-2-２８
队列在RAM中的几种位置分布
图5－2-２９（a）给出了读操作的示意图。
读操作时，WA不变,ＲA加1。
显然,若RＡ加1后与ＷＡ相等,则表示队列已空。
图5-2-29（b）、（c）给出了写操作的示意图。
写操作时,ＲA不变，WA加1。
若WＡ加1后与ＲA相等，则表示队列已满。
图5-2－29
ＦIFO的读/写操作
在分析FＩFO逻辑功能及读写操作特点的基础上，现进行电路设计。
1、算法设计与逻辑框图
该FＩFO的算法流程图如图5-2-30所示。
图5-2-３０
FIFＯ的算法流程图
实现上述算法逻辑框图如图5-2-31所示。
图5-2－31
FIＦO的逻辑框图
2、数据处理单元的设计
图5－2-３2为数据处理单元的逻辑图。
图5-2-32
FＩＦＯ的数据处理单元
3、导出ＡSM图
根据算法流程图和数据处理单元的逻辑图,可导出控制器的AＳＭ图，如图5-２－33所示。
图５－2-33
FIFＯ控制器的ASＭ图
4、控制器的设计
对ASＭ图进行如下状态分配:
S0——00，S1——01，Ｓ2——10,S3——11
如图5-2-34（a）所示。
选择D触发器作为控制器的状态寄存器。
由ASM图可直接导出激励函数卡诺图,如图5-2-34（ｂ）所示。
图5-２-34
状态分配及卡诺图
可画出控制器的逻辑电路,如图5－2－３5所示。
图5－2-35
ＦIFO控制器的逻辑图
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