基于FPGA的串口通信设计Word下载.docx
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设计的基本原则是保留最主要的功能，基于ＦPＧA的UＡRＴ系统波特率时钟发生器、接收器和发送器3个子模块组成，如图１所示。
图1基于ＦPＧA的UART组成模块
1.2接收器设计
接收器的工作过程如下，如图2所示,在接收数据寄存器被读出一帧数据或系统开始工作以后，接收进程被启动。
接收进程启动之后，检测起始位,检测到有效起始位后，以约定波特率的时钟开始接收数据,根据数据位数的约定，计数器统计接收位数。
一帧数据接收完毕之后,如果使用了奇偶校验,则检测校验位,如无误则接收停止位。
停止位接收完毕后,将接收数据转存到数据寄存器中。
图2 数据接收图
为确保接收器可靠工作,在接收端开始接收数据位之前,处于搜索状态,这时接收端以16倍波特率的速率读取线路状态，检测线路上出现低电平的时刻。
因为异步传输的特点是以起始位为基准同步的。
然而,通信线上的噪音也极有可能使传号“１”跳变到空号“0”。
所以接收器以1６倍的波特率对这种跳变进行检测,直至在连续8个接收时钟以后采样值仍然是低电平，才认为是一个真正的起始位，而不是噪音引起的，其中若有一次采样得到的为高电平则认为起始信号无效，返回初始状态重新等待起始信号的到来。
找到起始位以后，就开始接收数据，最可靠的接收应该是接收时钟的出现时刻正好对着数据位的中央。
由于在起始位检测时,已使时钟对准了位中央，用16倍波特率的时钟作为接收时钟，就是为了确保在位宽的中心时间对接收的位序列进行可靠采样，当采样计数器计数结束后所有数据位都已经输入完成。
最后对停止位的高电平进行检测，若正确检测到高电平,说明本帧的各位正确接收完毕,将数据转存到数据寄存器中,否则出错。
采用有限状态机模型可以更清晰明确地描述接收器的功能,便于代码实现。
接收器的状态转换图如图3所示，为突出主要过程,图中省略了奇偶校验的情况。
接收器状态机由5个工作状态组成,分别是空闲状态、起始位确认、采样数据位、停止位确认和数据正确，触发状态转换的事件和在各个状态执行的动作见图中的文字说明。
图3接收器状态转换图
根据状态图其主要的程序如下所示：
elｓｅif（ ＲX_Ｅn＿Sig）
caｓe（i ）
ﻩﻩ
ﻩﻩﻩ４＇ｄ0 ：
ﻩﻩif（Ｈ2L_Sｉg）ｂｅgiｎ ｉ <
＝i＋1＇ｂ1;
isＣount <
=1'
ｂ1;
ｅnd
ﻩ
ﻩﻩﻩﻩ4'
d１:
ﻩﻩif（BPS_CLK） begｉn ｉ<
=i+1'
b1;
enｄ
ﻩﻩ
ﻩﻩ 4'
ｄ2，4'
d3, 4'
ｄ4，4'
d5,4＇d6,4'
ｄ7,４'
ｄ8,4'
d９ ：
ﻩﻩﻩﻩ iｆ（ BPS_CLK）beｇｉni<
=i＋１'
rDａtａ[i- 2 ]<
＝RＸ_Pin_Ｉn；
end
ﻩﻩ
ﻩﻩﻩﻩ４'
d10:
ﻩﻩﻩif（BPS＿CLK）begiｎi <
=i+1＇b１；
eｎd
ﻩﻩﻩﻩﻩ
ﻩﻩ4'
d11:
ﻩﻩｉf（BPS_ＣLK）begini<
=ｉ+1'
b1；
ｅｎd
ﻩﻩ 4'
d1２ :
ﻩﻩﻩﻩ begiｎi <
＝i +1'
iｓDoｎe＜＝１＇ｂ1；
ｉsＣount<
=1＇b0;
ﻩﻩﻩ
ﻩﻩ4'
ｄ1３ :
ﻩﻩﻩbegｉn ｉ<
＝4'
ｄ0;
iｓＤone＜=1'
ｂ０；
end
ﻩﻩ
ﻩﻩeｎｄｃａse
其中起始位检测正确会触发RＸ_En＿Sｉg，一次的定时采集时第0、1位数据（起始位），保持忽略态度。
定时采集的是八位数据位，每一位数据位会依低位到最高位储存入ｒDaｔa寄存器。
此时程序前两位省略取２-9位就是传送的数据
１.3波特率发生器设计
波特率发生器实质是设计一个分频器,用于产生和RS 232通信同步的时钟。
在系统中用一个计数器来完成这个功能,分频系数N决定了波特率的数值。
该计数器一般工作在一个频率较高的系统时钟下，当计数到N／２时将输出置为高电平，再计数到N/２的数值后将输出置为低电平，如此反复即可得到占空比50％的波特率时钟,具体的波特率依赖于所使用的系统时钟频率和N的大小。
如系统时钟频率是50MHz,要求波特率是96００，N=1/５0ＭHz＝52０８，如果从零开始算起就是５2０7个计数。
然而，采集数据要求“在周期的中间”，那么结果是52０８/2，结果等于2604。
基本上rx＿bｐｓ_ｍoｄule.v只有在Cｏｕnt_Sｉｇ拉高的时候，模块才开始计数。
利用ｖerlog所写的具体代码如下：
moduｌerx_bps＿mｏdule
（
CLK,ＲSTｎ，
ﻩ Cｏunt_Siｇ，
BPS_CLＫ
）;
iｎputCLK；
ｉｎｐｕｔRSTn;
ﻩinput Count_Sig;
outｐutBPS_ＣLK;
ﻩ
/*＊*********＊*****＊**＊＊＊＊***/
ﻩ ｒeg ［1２:
0]Cｏunt_BＰS;
aｌｗaｙs @（poｓedgeCLKor nｅgeｄgeＲSTｎ）
ﻩｉf（!
ＲSTn ）
Coｕnt_BPS＜= 13＇d0；
ﻩﻩelsｅ if（Ｃｏunｔ_BPS ==13＇ｄ５207 ）
ﻩ Ｃouｎt＿BＰS <
＝ 13＇ｄ0；
elseif（ Count_Sig）
ﻩ Coｕnt_BPS <
＝ Ｃｏunt_ＢPS+１'
b１;
ﻩelｓe
ﻩCount_BPS<
=13'
d0;
ﻩ
／***＊＊**＊**＊＊***＊＊＊*＊＊*******＊*＊*/
asｓigｎBＰS_CＬＫ＝ （Count_BPS==12'
ｄ２60４） ?
1'
ｂ1 ：
1＇b０;
/*********＊＊***＊＊＊*＊*＊***＊*＊＊＊＊＊**／
endmodｕｌe
1．4发送器设计
图4发送数据原理图
当发送数据时,对于每一个数据的发送,每一位采用的是定时发送。
假设,配置的波特率是９６0０bps,那么当有一个发送标志位时，数据将会以1/96０0的节拍将数据一位一位的发送出去。
一帧数据有11位,需要１２次定时。
主要代码为:
ａlwaｙs @（ posedge ＣLK ｏｒｎegedge RSTn ）
ｉf（ !
ＲSTn）
ﻩﻩ beｇｉn
ｉ<
=４'
ﻩﻩrＴX<
ｂ１;
ﻩﻩisDone<
b0；
ﻩﻩeｎd
ｅlseif（ ＴX_Ｅｎ_Sig）
casｅ（ ｉ）
4＇ｄ0:
ﻩﻩ if（ BPＳ_ＣLＫ ）begin i<
=i＋１＇b1；
ｒTＸ<
＝1'
ｂ0;
ﻩﻩ
ﻩﻩ4'
d1， 4'
d2,4'
ｄ3,4'
d4,4'
d5,４'
d６,4'
d7, ４＇d8:
ﻩﻩﻩﻩﻩif（BPS＿ＣLK）bｅgiｎi<
= i+1'
rTX<
=TＸ_Data[i－1];
ﻩﻩﻩ
d9:
ﻩﻩif（BＰS_ＣLＫ ）beｇiｎi<
＝i＋１'
ｒTX<
= 1'
ﻩﻩ ﻩﻩ
ﻩﻩﻩﻩ4＇ｄ1０ :
ﻩif（ ＢPS_CLK ）beｇini<
rTX ＜=１＇b1；
ﻩﻩﻩ
ﻩ4'
ﻩﻩﻩif（BPS＿CLK） begｉn i <
=i+1＇b1;
iｓDone<
ﻩﻩ
ﻩﻩ４'
ｄ１2 :
ﻩﻩﻩbegini<
=４＇d0;
ｉsDｏnｅ<
＝ 1＇ｂ0;
ﻩﻩﻩeｎdcaｓｅ
2数据传输仿真
Moｄeｌsｉｍ仿真工具是Modｅl公司开发的。
它支持Vｅｒilog、VＨDL以及他们的混合仿真,它可以将整个程序分步执行,使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Ｄataｆｌｏw窗口查看某一单元或模块的输入输出的连续变化等,比quａrｔｕｓ自带的仿真器功能强大的多,是目前业界最通用的仿真器之一。
２.１仿真串口发送模块
编写一个仿真激励程序用于单独仿真串口发送模块。
步骤0的时候,将数据 8'
ｈ2E 发送至串口发送模块后使能串口发送模块,然后等待串口发送模块反馈完成信号。
同样的动作也有．..步骤1是发送数据８'
ｈ3f,然而步骤2是发送数据8'
hｄd。
步骤3是停止动作
图５发送数据仿真
放大第二个数据0ｘ３f的发送过程，如下图所示。
可以看出串口发送模块,发送数据的格式是一帧１1位。
[０]开始位－逻辑0,[1:
8]数据位，[9]校验位没有需要可以随便填，这里填逻辑1,[１０]停止位逻辑1。
图6 发送过程仿真结果
图7发送数据的延时仿真
串口发送模块配置的波特率是9600kbｐs,所以一个数据逗留的时间是大约104us。
在仿真结果中，在B0~B１是数据[0]，B1~B2是数据［1］ ..．...B10~B11是数据[１0]。
Ｂx～Bｘ之间的时间大约是1０4us。
2.２仿真串口接收模块
用串口发送模块作为串口接收模块的刺激，亦即串口接收模块的输入（复杂输入）。
下图是仿真虚拟环境env_ｒｘ_moｄulｅ.ｖ它组合了串口发送模块和串口接收模块。
eｎｖ＿rx_modulｅ．v拥有TX_Eｎ＿Sｉｇ,TX_Datａ,ＴＸ＿Ｄone_Sｉg,RX_Ｅn_Ｓig， ＲＸ＿Ｄonｅ_Sig,RX_Data等信号。
在激励的过程中，需要对这些信号控制。
图8接收模块仿真建模图
当RX＿En_Sｉg拉高的时候，串口接收模块开始准备接收数据了。
当一帧１１位数据发送
至串口接收模块,并且被串口接收模块过滤。
最后经过过滤的数据会输出至RX_Dａｔa，
然后产生一个完成信号至RX_Ｄonｅ＿Sig。
（在这里数据格式四1帧11位，并且波特率为96００kbps。
仿真结果如下图所示：
图10发送结果仿真图
上图仿真结果显示了“串口发送模块作为串口接收模块的刺激”的激励过程。
（Cuｒsｏｒ省略为C）在C１~C2之间是第一帧数据的传送， C２~C3是第二位数据的传送，其他的以此类推，然和Ｃ1～C12是一帧数据11位的传送过程。
注意,每 个Cx～Cx之间的时间大约是１０４us，亦即9600ｋbps的波特率
3结语
本设计是基于FPＧA的ＵＡRＴ设计,用时较少，逻辑消耗小，成熟稳定的实现了数据的发送与接收,可以兼容到自己的程序中。
本设计的仿真程序实现了激励的所有功能，完成初步设计要求。
附录１:
发送模块
moｄｕle ｔx_conｔrｏl_module
CLK, RSTn,
ﻩ TＸ_Ｅn_Sig,ＴX＿Ｄaｔa,BPS_CＬK,
ＴX_Donｅ_Sig，TX_Pｉn_Ｏｕt
ﻩ
input CLＫ；
ﻩiｎputRＳTn;
ﻩ inpｕt ＴX_En_Sｉg;
ｉｎput ［7：
0］ＴX_Daｔa;
ﻩ input BPS_CＬＫ；
ﻩouｔpｕtTX_Dｏne_Sig;
ﻩ ｏutｐuｔTX_Pin_Ｏut;
ﻩ/***＊**＊**＊*****＊****＊**＊＊**************＊*****＊***＊*****＊/
rｅg [3:
0]i;
ﻩreg ｒＴX；
ﻩreｇisDoｎe；
ﻩaｌwaｙs ＠ （ pｏsedｇeCLKoｒ nｅgｅｄgeＲＳＴn）
ﻩ if（！
RＳTn）
begｉn
i <
ﻩﻩrTX <
ﻩﻩﻩﻩisDoｎe<
end
eｌsｅif（TＸ_Ｅn_Sig）
ﻩ caｓe（i ）
ﻩ
4＇d０：
ﻩﻩﻩﻩｉf（BPＳ_CＬK ）bｅgin i<
=i + 1'
ｒTX<
＝1＇b０；
ﻩﻩﻩ
ﻩﻩﻩ4＇d1，4'
ｄ2， 4＇d3,４'
d４,4'
d5, 4'
d6,4'
d7,4'
ｄ8:
ﻩﻩﻩﻩif（BPS_CLＫ）bｅgini<
=ｉ+1＇b1；
rＴX <
=TX_Data［ ｉ-1 ］;
eｎd
ﻩﻩﻩ４'
ﻩﻩﻩｉf（ＢPS_CLK ）begin i<
ｒＴX <
ﻩﻩﻩﻩ
ﻩ4'
d10：
ﻩﻩﻩiｆ（BPS_CLK）ｂｅgini<
ｂ1；
ｒTＸ <
=１'
ﻩﻩﻩ
ﻩﻩ4'
ｄ11 :
iｆ（BPＳ_CLＫ）ｂegini<
=i＋ 1'
ｉsDｏne<
ﻩﻩﻩ4'
ｄ12：
ﻩbｅgin i<
= ４＇ｄ0;
isDoｎe<
ﻩﻩﻩ
ﻩﻩﻩendcase
ﻩﻩ
/**＊*＊****＊＊**＊＊*＊*＊**＊******************＊＊＊*****＊＊*****＊/
aｓsｉｇnＴX_Pin_Ｏuｔ =rＴX；
ﻩaｓｓiｇnTＸ_Done_Siｇ=isＤｏne;
ﻩ/＊＊**＊*＊＊**＊*＊******＊＊*＊*******＊*******＊*******＊＊*********/
Endmodule
附录2:
接收模块:
ｍｏｄｕle rx_contｒol_modｕle
CLK,ＲＳTn,
Ｈ2L_Sig,RX_Pin_In,ＢＰS_CLＫ, RＸ＿Eｎ＿Sｉg，
Count_Sｉg,ＲＸ_Ｄaｔａ,RX＿Dｏne＿Sig
inpｕt ＣＬK;
ﻩ input ＲSTn;
ﻩｉnpｕtH2L_Sig;
ﻩinputRX_En_Ｓig;
inputＲＸ_Pin_In;
ｉnpuｔ BＰS_CLK；
ｏutpuｔCount_Sｉg;
ﻩoｕｔpｕt［7:
0]RX_Datａ；
ﻩoutput RＸ_Dｏne_Sｉg;
/＊*******＊********＊*＊**＊＊＊**＊******＊**＊****＊***＊＊***＊**＊*／
ﻩreg[３:
rｅg[7:
0］ｒData;
rｅgiｓCoｕnt；
regiｓDonｅ;
alｗaｙs ＠（posedgeCLKｏr nｅgｅdgｅRＳTn ）
ﻩ if（！
ﻩ begin
ﻩ i＜=4＇d0；
ﻩﻩﻩﻩﻩ ｒData<
＝ ８'
ﻩﻩﻩ ｉsCｏｕnt <
ｂ0；
ﻩﻩﻩiｓDone＜＝1'
b0;
ﻩend
ﻩ ｅｌseif（RX＿En_Sig ）
ﻩﻩ case（ｉ）
ﻩﻩ4'
d0:
ﻩﻩﻩiｆ（H2L_Sig）beｇini<
ｉｓＣoｕnt＜=１'
ﻩﻩﻩ
ﻩﻩﻩ4'
ﻩﻩﻩ if（BPS_CLＫ）ｂｅgini<
=i +１'
ﻩﻩ
d2,4＇d3，4'
ｄ4,４'
d5,4＇d6， ４'
d7, 4'
d８，4'
d９:
ﻩﻩif（BPS_CLK） begｉni<
= i+ １＇b1；
rData［ｉ－ 2 ］<
=RX＿Ｐin_Iｎ;
ﻩﻩ
ﻩﻩﻩ4'
d１0:
ﻩﻩif（BPS＿CLK） begｉni<
= i＋1'
d11 :
ﻩif（BPS＿CLK）beｇiｎi<
= ｉ+1'
eｎｄ
ﻩﻩﻩ
d12:
ﻩﻩﻩbeｇini <
=ｉ +１'
ｉｓＤone<
isCｏｕnt ＜＝1'
ﻩﻩﻩ
ﻩﻩ４'
d13:
ﻩﻩﻩ begini ＜=4＇ｄ0;
isDonｅ<
＝１'
enｄcase
/********＊**＊**＊*************＊**＊**********＊********＊****/
ﻩ ａssignＣounｔ_Sｉｇ= ｉｓCount;
asｓignＲX_Data=rDａtａ;
ﻩassign RＸ_Ｄone_Sig=isDoｎe;
/**＊*＊**＊*＊*＊***＊*******＊*＊*****＊＊**＊***＊****＊＊****＊＊＊****／
enｄmodule
附录３:
波特率发生器
modｕlｅrx_bps＿mｏdｕlｅ
CLK，RSTn,
ﻩ Counｔ_Sig，
ﻩBPS_CLＫ
ｉnpuｔＣLK;
inpｕtRＳTn;
ﻩiｎｐutCount_Ｓiｇ;
ｏutpuｔBＰS_CLK;
/＊**＊***＊＊*＊****************/
reg [１2：
０]Count_BPS；
ａlways@（ｐｏsedgeCLK ｏｒneｇｅdgeRSTn）
ｉf（!
ＲＳＴn）
ﻩCounｔ＿BＰS<
＝13＇d0;
ｅlseif（Cｏｕnｔ＿BPＳ=＝1３＇d520７）
ﻩCouｎt_BPS ＜=1３＇d0;
ﻩﻩeｌseif（Count＿Sｉｇ）
Cｏｕnｔ_BPS ＜= Ｃount_BPS +1'
ﻩﻩｅlse
Count_BPS＜= １3＇ｄ0；
ﻩﻩ
/＊*****＊*＊**＊＊***＊********＊****＊*/
assｉgnBPS＿CLK = （ Couｎt＿ＢPＳ==12'
d26０4）?
ｂ1:
1＇ｂ0；
/＊＊**＊*＊*******＊****＊*＊*＊*＊＊＊*****／
ｅndmodule
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