CMOS全加器课程设计.docx
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CMOS全加器课程设计
CMOS全加器课程设计
CMOS全加器课程设计报告
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一、电路逻辑功能分析
A、B分别为加数与被加数,Ci为低位向本位
的进位值,S为“和”,Co为本位向高位的进位
值。
全加器的逻辑关系为:
S=A®B㊉Ci
Co=ACi+BCi+AB=(A㊉B)Ci+AB
全加器真值表:
A
s
A
S
B
Ci
Co
B
Ci
Co
0
0
1
1
0
0
0
0
0
0
0
1
1
0
0
1
0
0
1
1
0
1
1
0
1
0
0
1
0
1
0
0
1
1
1
1
1
1
1
0
该电路传输门1与反相器构成异或门,传输门2与反相器构成同或门,其输出分别为A㊉B、窗。
同或门与异或门的关系为:
只要将异或门的输出端反相,如A变成4那么异或门就变成了同或门,反之亦然。
该电路实现全加器的原理为:
因为
S=A㊉B㊉Ci=(A㊉B)石+(A㊉B)Ci
当a©b=O,A㊉B=1时,S=c/
当A©B=1,A㊉B=0时,S=Ci
因此,求和只需用一个2选1数据选择器,用
A㊉B和作为控制信号,用Ci与凸作为输入
信号即可。
图中传输门3和4组成2选1数据选择器。
进位信号:
Co=(A®B)Ci+AB
当A㊉B=0,贝!
|A=B=1Co=l=A=B,
当A㊉B=l,则AhB,Co=Ci,
即Co选择
A=B=OCo=0=A=B,即Co选择A或B。
因此,同样用一个2选1电路,用A㊉B和窗作为控制信号,Co在A和Ci选择。
图中传输门
5和6构成2选1电路,完成进位信号输出功能。
输出端反相器一方面可以增加驱动能力,另一方面可以完成反相还原极性,因为数据选择器输入信号是R和乩
四、全加器网表:
fulladder.SP文件:
*SPICEnetlistwrittenbyS-EditWin322.06
*WrittenonJun12,2011at23:
16:
01
・Waveformprobingcommands
・probe
・optionsprobefilename二"Module。
・dat"probesdbfile="H:
\fulladder\fulladder・sdb"
+probetopmodule二"Module。
"
・includeZ,H:
\fulladder\ml2_125・md"
VPowerVddGnd5
vaAGndPULSE(0550n5n5n50nlOOn)vbBGndBIT({0011}It二50nht二50non二5off=0rt=5nft=5n)
vciCiGndPWL(Ons0V200ns0V205ns5V400ns5V)
・tranIn400n
.printtranv(A)v(B)v(Ci)v(S)v(Co)
・Maincircuit:
Module。
MlN13AGndGndNMOSL=2uW=5uAD=66pPD=24u
AS=66pPS=24u
M2N14N12GndGndNMOSL二2uW二5uAD二66pPD=24uAS=66pPS=24u
M3N10N13BGndNMOSL=2uW=5uAD=66pPD=24u
AS=66pPS=24u
M4N12ABGndNMOSL=2uW=5uAD二66pPD=24u
AS=66pPS=24u
M5N6CiGndGndNMOSL=2uW=5uAD=66pPD=24u
AS二66pPS二24u
M6N2N1GndGndNMOSL二2uW二5uAD二66pPD二24u
AS二66pPS二24u
M7CoN5GndGndNMOSL=2uW=5uAD=66pPD=24u
AS=66pPS=24u
M8N12BAGndNMOSL二2uW=5uAD二66pPD二24u
AS二66pPS=24u
M9N10BN13GndNMOSL=2uW=5uAD=66pPD=24u
AS=66pPS=24u
MION6N10N1GndNMOSL=2uW=5uAD=66p
PD二24uAS二66pPS二24u
MilCiN12N1GndNMOSL二2uW=5uAD二66p
PD=24uAS=66pPS=24u
M12N13N12N5GndNMOSL=2uW=5uAD=66p
PD=24uAS=66pPS=24u
M13N6N10N5GndNMOSL二2uW=5uAD二66p
PD=24uAS=66pPS=24u
M14SN2GndGndNMOSL=2uW=5uAD=66pPD=24u
AS=66pPS=24u
M15N13AVddVddPMOSL=2uW=9uAD=66p
PD=24uAS=66pPS=24u
M16N14N12VddVddPMOSL=2uW=9uAD=66p
AS二66pPS二24u
PD=24uAS=66pPS=24u
PD二24uAS=66pPS二24u
PD=24uAS=66pPS=24u
M21CoN5VddVddPMOSL=2uW=9uAD=66p
M22N12BN13VddPMOS
L二2uW二9uAD二66p
PD二24uAS二66pPS二24u
PD=24uAS=66pPS=24u
M23N10BAVddPMOSL=2uW=9uAD=66pPD=24uAS二66pPS二24u
M24N6N14N1VddPMOSL=2uW=9uAD=66p
PD=24uAS=66pPS=24u
M25CiN1ON1VddPMOSL二2uW=9uAD二66p
PD=24uAS=66pPS=24u
M26N13N12N5VddPMOSL=2uW=9uAD=66p
PD=24uAS=66pPS=24u
M27N6N12N5VddPMOSL二2uW二9uAD二66pPD二24uAS=66pPS=24u
M28SN2VddVddPMOSL二2uW=9uAD二66pPD二24uAS=66pPS=24u
*Endofmaincircuit:
ModuleO
fulladder.sPC文件:
*CircuitExtractedbyTannerResearch,sL-EditV7.12/ExtractV4.00;
*TDBF订e:
H:
\fulladder\fulladder,Cell:
CellO
*ExtractDefinitionFile:
C:
\Program
Files\TannerEDA\L~Edit\spr\morbn20・ext
*ExtractDateandTime:
06/12/2011-22:
58
*include"H:
\fulladder\ml2_125.md"
VPowerVDDGND5
vaAGNDPULSE(0550n5n5n50nlOOn)vbBGNDBIT({0011}It二50nht=50non二5off=0说二511ft=5n)
vciCiGNDPWL(0nsOV200nsOV205ns5V400ns5V)
・tranIn400n
•printtranv(A)v(B)v(Ci)v(S)v(Co)
*WARNING:
LayerswithUnassignedAREA
Capacitance.
*
*
**
*WARNING:
LayerswithUnassignedFRINGE
Capacitance.
*
*
*
*
**
*WARNING:
LayerswithZeroResistance.
*
*
*
=VDD(33,36)
=VDD(186,-80)
=Co(186,-4.5)
=S(163,3.5)
二VDD(29,-80.5)
NODENAMEALIASES
1
2
5
6
8
10
11
12
15
18
9二VDD(107.5,-27)=VDD(80,-77.5)二Ci(52.5,5.5)=B(100.5,-63.5)二A(30.5,6.5)=GND(27,-22)
MlCo3VDDVDDPMOSL=2uW=9uAD=49.5p
PD=29uAS=247・5pPS=145u
*MlDRAINGATESOURCEBULK(1831818527)M2S4VDDVDDPMOSL二2uW二9uAD二49・5pPD二29u
AS二247.5pPS二145u
*M2DRAINGATESOURCEBULK(1601816227)M3416VDDVDDPMOSL=2uW=9uAD二49.5pPD=29uAS=247.5pPS=145u
*M3DRAINGATESOURCEBULK(1371813927)M413AVDDVDDPMOSL二2uW二9uAD二14&5pPD=87uAS=247.5pPS=145u
*M4DRAINGATESOURCEBULK(40184227)M51619CiVDDPMOSL=2uW=9uAD=99pPD=58uAS二49・5pPS二29u
*M5DRAINGATESOURCEBULK(1141811627)M614CiVDDVDDPMOSL=2uW=9uAD=148.5pPD=87uAS=247.5pPS=145u
*M6DRAINGATESOURCEBULK(62.51864.527)M7161714VDDPMOSL二2uW=9uAD二99pPD二58uAS=148.5pPS=87u
*M7DRAINGATESOURCEBULK(91.51893.527)M832013VDDPMOSL二2uW=9uAD二99pPD二58uAS=148.5pPS=87u
*M8DRAINGATESOURCEBULK(143.5-45145.5-36)
M932014VDDPMOSL二2uW=9uAD二99pPD二58uAS二148.5pPS=87u
*M9DRAINGATESOURCEBULK(166-45168-36)MIO1720VDDVDDPMOSL=2uW=9uAD二49・5pPD=29uAS=49.5pPS=29u
*MIODRAINGATESOURCEBULK(189.5-75191.5-66)
Mil32013GNDNMOSL=2uW=5uAD=55pPD=42uAS=82.5pPS=63u
*MilDRAINGATESOURCEBULK(143.5一83・5145.5-7&5)
M121720GNDGNDNMOSL二2uW二5uAD二27.5pPD=21uAS=165pPS=126u
*M12DRAINGATESOURCEBULK(189.5-36191.5-31)
M1331914GNDNMOSL二2uW=5uAD二55pPD二42uAS=82・5pPS=63u
*M13DRAINGATESOURCEBULK(166-83.5168-7&5)
M14Co3GNDGNDNMOSL=2uW=5uAD=27.5p
PD=21uAS=165pPS=126u
*M14DRAINGATESOURCEBULK(183-18185
-13)
M15S4GNDGNDNMOSL二2uW=5uAD二27・5p
PD二21uAS二165pPS二126u
*M15DRAINGATESOURCEBULK(160-18162-13)
M16416GNDGNDNMOSL=2uW=5uAD二27.5pPD=21uAS=165pPS=126u
*M16DRAINGATESOURCEBULK(137-18139-13)
M17B1320VDDPMOSL二2uW=9uAD二99pPD二58uAS=99pPS=58u
*M17DRAINGATESOURCEBULK(114.5-45116.5-36)
M18BA19VDDPMOSL=2uW=9uAD=99pPD=58uAS二99pPS=58u
*M18DRAINGATESOURCEBULK(8&5-73.590.5-64.5)
M1920B13VDDPMOSL二2uW=9uAD二99pPD二58uAS=148.5pPS=87u
*M19DRAINGATESOURCEBULK(63.5-4065.5-31)
M2019BAVDDPMOSL二2uW=9uAD二99pPD二58uAS二49・5pPS二29u
*M20DRAINGATESOURCEBULK(40-76.542-67.5)
M21B1319GNDNMOSL=2uW=5uAD=55pPD=42uAS二55pPS二42u
*M21DRAINGATESOURCEBULK(8&5-3090.5
-25)
M22BA20GNDNMOSL=2uW=5uAD=55pPD=42uAS=55pPS=42u
*M22DRAINGATESOURCEBULK(114.5-83.5116.5-78.5)
M2313AGNDGNDNMOSL=2uW=5uAD=82.5pPD=63uAS=165pPS=126u
*M23DRAINGATESOURCEBULK(40-1842-13)M241620CiGNDNMOSL二2uW=5uAD二55pPD二42uAS=27.5pPS=21u
*M24DRAINGATESOURCEBULK(114-18116-13)
M2514CiGNDGNDNMOSL=2uW=5uAD二82・5pPD=63uAS=165pPS=126u
*M25DRAINGATESOURCEBULK(62.5-1464.5
-9)
M2620BAGNDNMOSL二2uW=5uAD二55pPD二42uAS二27・5pPS二21u
*M26DRAINGATESOURCEBULK(63.5-7965.5-74)
M2719B13GNDNMOSL二2uW二5uAD二55pPD二42uAS二82・5pPS二63u
*M27DRAINGATESOURCEBULK(40-3642-31)M28161914GNDNMOSL=2uW=5uAD=55pPD=42uAS=82.5pPS=63u
*M28DRAINGATESOURCEBULK(91.5-1893.5-13)
*TotalNodes:
20
*TotalElements:
28
*ExtractElapsedTime:
0seconds
.END
kiiib^hihddfi.ou
5t廿UOJ'£-c>
3»
Tin?
(ffi)
■W
.拧匸:
0:
>
hlufe柱ffiihddfrE
丑
3.5MO.5
(>」W5
ttulaifcrfdladdffoa
s--->
J——一「~~——
I
0M血
hmbifcfrahddffm
i**i、■Q
七.全加器LVS对比结果:
Layoutnetlist
H:
\fulladder\fulladder,spc
Parsed:
andFlattened
Schematicnetlist
K:
\fulladder\fulladder.sp
ParsedandFlaliened
Prematchfile:
-
Elementdescription
厂•1
_
Outputfile:
H:
\fulladder\fulladder.out
Done
Nodeandelement
1•■•
H:
\fulladder\fulladder.1st
Done
Verification
Resul*Circuitsareequal.Note:
0error(s),1warning(s)
70%done
75%done
80%done
85%done
90%done
95%done
100%done
XjLTTv•<«
^T*^r*^T*^r*^r*^r*^r*^r*^r*^r*^r*•••^r*^r*^r*^r*^r*^r*£X*XLI1^1^r*^r*^r*^r*^r*^r*^r*^r*^r*^r*^r*^r*^r*^r*^r*^r*
Circuitsareequal・
error
warning
八、课程设计体会
在设计过程中查到的资料虽然有点小错误,还;I
通过此次课程设计,使我更加扎实的掌握了有关全加器线路方面的知识,也更了解异或门、同或门和数据选择器方面和版图设计方面的知识,
WJ
到了其他一些问题,例如仿真、版图,但经过大家一次又一次的思考,一遍又一遍的检查终于找出了原因所在,也暴露出了前期我在这方面的知识欠缺和经验不足。
实践出真知,通过亲自动手制作,使我掌握的知识不再是纸上谈兵。
过而能改,善莫大焉。
在课程设计过程中,我不断发现错误,不断改正,不断领悟,不断获取。
在今后社会的发展和学习实践过程中,一定要不懈努力,不能遇到问题就想到要退缩,一定要不厌其烦的发现问题所在,然后一一进行解决,只有这样,才能成功的做成想做的事,才能在今后的道路上劈荆斩棘,而不是知难而退,那样永远不可能收获成功,收获喜
悦,也永远不可能得到社会及他人对你的认可!
通过课程设计给了我很多专业知识以及专业技能上的提升,给了我很多思。
同时,设计让我感触很深。
使我对抽象的理论有了具体的认识。
看到成果,那种喜悦无法形容,收获颇丰。
九、参考文献
1.《专用集成电路设计基础》孙肖子等编著,西安电子科技大学出版社,2003
2.《TannerPro集成电路设计与布局实践指导》廖裕评陆瑞强编著,科学出版社,2007