数字电子钟设计与仿真.docx
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数字电子钟设计与仿真
数字电子技术课程设计
数字电子钟
学院：
河南理工大学
专业：
电气工程及其自动化专业
班级：
2009级
学号：
310908010319
学生姓名：
王朝贤
指导教师：
王允健
2011年7月29日
数字电子钟设计与仿真
摘要
数字电子钟是一种利用数字电路来显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观，无机械传动装置等优点。
随着现代数字技术的发展，数字电子钟广泛的应用于各个生活生产领域,如时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备等等。
本次课程设计之一------电子时钟设计，具有最简单的计时功能及调整时间的功能。
基于TTL集成电路和LED数码管为核心，辅以必要的电路，构成一个简单的数字电子时钟。
通过数码管能够准确显示时间，时、分、秒，并且可以通过校正电路进行校时。
本设计以multisim为仿真软件，由虚拟元器件组成的数字电子钟，它主要由振荡器、时分秒计数器、校时电路、译码器、数码管等几部分组成。
通过multisim的仿真，它可以实现时分秒的计时功能。
一设计任务
1.1设计目的和意义
1.1.1设计目的
熟悉集成电路的引脚安排。
掌握各芯片的逻辑功能及使用方法。
了解数字钟的组成及工作原理。
熟悉数字钟的设计与制作。
1.1.2设计意义
数字钟是一种利用数字电路来显示时分秒的计时装置，与传统机械相比，它具有走时准确、显示直观，无机械传动装置等优点。
随着现代数字技术的发展，数字钟广泛的应用于各个生产生活领域。
1.2任务和要求
1.2.1任务
本设计以multisim为仿真软件，由虚拟元器件组成的数字电子钟，它主要由振荡器、时分秒计数器、校时电路、译码器、数码管等级部分组成。
通过multisim的仿真，它可以实现时分秒的计时功能。
1.2.2设计要求
（1）准确计时，以数字形式显示时分秒的时间。
（2）小时的计时要求为“二十四翻一”，分和秒的计时要求为60进位。
（3）校正时间。
二系统设计
2.1数字钟电路系统的工作原理：
振荡器产生稳定的高频脉冲信号作为数字时钟的时间基准，输出标准秒脉冲，秒计数器计满六十后向分计数器进位，分计数器计满六十后向小时计数器进位，时计数器按照“二十四翻一”规律计数。
计数器的输出经译码器送显示器。
计时出现误差时可以用校正电路进行校时,校分。
数字时钟电路
图一数字钟系统组成框图
2.2器件选择
2.2.1器件表
表一器件明细表
器件名称
器件个数
器件参数
器件标号
SEVEN-SEG-COM-A
6
5mA1.66v
1
7447N
6
2
R1
1
530
3
R2
1
525
4
DGND
1
5
C
2
910nF
6
GROUND
2
7
VDD
1
5V
8
74LS04D
3
9
KEY=SPACE
2
10
74LS190
4
11
VCC
2
5V
12
LM555C
1
13
74LS08D
5
14
74LS00D
9
15
2.2.2器件详细介绍
1）四位二进制进制加/减计数器74LS190
图二74LS190引脚图
表二74LS190功能表
CLK1
S'
LD'
U'/D
工作状态
x
1
1
x
保持
x
x
0
x
预制数
上升沿
0
1
0
加法计数
上升沿
0
1
1
减法计数
2）二-五-十进制异步计数器74LS90
图三74LS90引脚图
如图所示，74LS90是二-五-十进制异步计数器，QA，QB，QC，QD分别是脉冲输出线。
通过不同的连接方式它可以实现四种不同的逻辑功能，而且还可借助R01和R02对计数器清零，借助R9
（1）和R9
（2）将计数器置9。
具体功能如下：
a）计数脉冲从INA输入，QA作为输出端，为二进制计数器；
b）若将INB和QA相连，计数脉冲有INA输入QD,QC,QB,QA作为输出端，则构成8421码十进制加法计数器；
c）若将INA和QD相连，计数脉冲由INB输入，QA,QD,QC,QB作为输出端，则构成异步5421码十进制加法计数器；
d）清零，置9功能；
（1）异步清零：
当R01和R02均为“1”，R9
（1）和R9
（2）中有“0”时，实现异步清零功能，即QDQCQBQA=0000;
（2）置9功能：
当R91和R92均为“1”，R01和R02中有“0”时，实现置9功能，即QDQCQBQA=1001;
3）BCD-7段译码器／驱动器7447
BCD-7段译码器／驱动器是数字集成电路如图所示，用于将BCD码转化成数码块中的数字，然后我们就能看到从0～9的数字。
译码器原理（7447）译码为编码的逆过程。
它将编码时赋予代码的含义“翻译”过来。
实现译码的逻辑电路成为译码器。
译码器输出与输入代码有唯一的对应关系。
7447是输出低电平有效的七段字形译码器，它在这里与数码管配合使用，表1列出了7447的真值表，表示出了它与数码管之间的关系。
图四7447引脚图
表三7447功能表
LT
RBI
D
C
B
A
BI/RBO
A
B
C
D
E
F
G
显示数字
1
x
0
0
0
1
1
1
0
0
1
1
1
1
1
1
x
0
0
1
0
1
0
0
1
0
0
1
0
2
1
x
0
0
1
1
1
0
0
0
0
1
1
0
3
1
x
0
1
0
0
1
1
0
0
1
1
0
0
4
1
x
0
1
0
1
1
0
1
0
0
1
0
0
5
1
x
0
1
1
0
1
1
1
0
0
0
0
0
6
1
x
0
1
1
1
1
0
0
0
1
1
1
1
7
1
x
1
0
0
0
1
0
0
0
0
0
0
0
8
1
x
1
0
0
1
1
0
0
0
1
1
0
0
9
x
x
x
x
x
x
0
1
1
1
1
1
1
1
熄灭
1
0
0
0
0
0
0
0
1
1
1
1
1
1
熄灭
0
x
x
x
x
x
1
0
0
0
0
0
0
0
8
注释：
a、LT：
试灯输入，是为了检查数码管各段是否能正常发光而
设置的。
当LT=0时，无论输入D，C，B或A为何种状
态，译码器输出均为低电平，若驱动的数码管正常则显示
出8。
b、BI：
灭灯输入，是为控制多位数码显示的灭灯所设置的。
BI
=0时。
不论LT和输入D，C，B或A为何种状态，译码器
输出均为高电平，使共阳极数码管熄灭。
c、RBI：
灭零输入，它是为使不希望显示的0熄灭而设定的。
当对每一位D=C=B=A=0时，本应显示0，但是在RBI=
0作用下，使译码器输出全为高电平。
其结果和加入灭灯
信号的结果一样，将0熄灭。
d、RBO：
灭零输出，它和灭灯输入BI共用一端。
两者配合使用，可以实现多位数码显示的灭零控制。
4）反相器74LS04
如图所示74LS04反相器是电子电路中简单而重要的器件，它可以将高电平转换成低电平，同时也可以将低电平转换成高电平。
图五74LS04
2.3电路设计
2.3.1总体思想：
主体电路有功能部件或单元电路组成，在设计这些电路或选择部件是，尽量选用同类型的器件，如所有功能部件都采用TTL集成电路或都采用CMOS集成电路，整个系统所用的器件应尽可能的少，下面介绍各功能部，与单元电路的设计。
2.3.2振荡器的设计
振荡器是数字时钟的核心。
振荡器的稳定度及频率的精确度决定了数字时钟计时的准确程度。
通常选用石英晶体构成振荡器电路。
石英晶体振荡器具有频率精确，振荡稳定，温度系数小的特点，可以满足一般数字时钟走时准确性的要求。
一般来说，振荡器频率越高，计时精度越高。
在电子手表中，常取的晶振的频率32768Hz。
在本次设计中，精度要求不是很高，所以选用有集成电路定时器555与RC组成的多谐振荡器，振荡频率为1Hz。
电路图及参数如图二所示
图六555振荡器
2.3.3时分秒计数器的设计
1）分和秒计数器
分和秒计数器都是M=60的计数器，其计数规律为00—01—…—58—59—00…，选74LS190（单时钟同步十进制加/减计数器电路）作为六进制计数器，74LS90（十分频计数器）作为个位计数器，再将它们级联组成模数M=60的计数器。
分计数器育苗计数器原理相同，如图三所示
图七秒计数器及显示电路
2）时计数器
时计数器是一个“二十四翻一”的特殊进制计数器。
即当时钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字时钟自动显示为00时00分00秒，选用两片74LS190（四位二进制同步加减计数器）级联而成。
图八时计数器电路
2.3.4校时电路设计
当数字时钟接通电源或者计时出现误差时，需要校正时间。
校时是数字时钟应具备的基本功能。
为使电路简单，只进行分和小时的校时。
对校时电路的要求是，在小时校正时不影响分和秒的正常计数，在分校正时不影响秒和小时的正常计数。
校时方式有“快校时”和“慢校时”两种，“快校时”是通过开关控制，使计数器对1Hz的校时脉冲计数。
“慢校时”使用手动生产单脉冲作为校时脉冲。
图五为“校时”“校分”电路。
校时控制功能表如表一所示。
当校时脉冲采用分频器输出的1Hz脉冲，当S1或S2分别为“0”时进行“快校时”，如果校时脉冲由单次脉冲产生器提供，则可进行“慢校时”。
开关S1或S2为零，或为一时，可能会产生抖动，接电容可以缓解抖动。
必要时刻将其改为去抖开关。
.图九校时校分电路
表四校时开关功能表
S2S1
功能
11
计数
01
校分
10
校时
2.3.5主体电路图
根据设计的主体思想和各部分电路，按照流向分级安装，逐级级联，每一级指组成数字钟的各功能电路。
注意事项：
级联时如果出现配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加逻辑门来延时，如果显示字符变化很快，模糊不清，可能由于电源电流的跳变引起的，可在集成电路器件的电源端加退耦滤波电容。
经过纠正设计方案中的不足之处后，联出总体逻辑电路图，如图十所示
图十数字钟的主题电路逻辑图
2.4电路仿真测试
连接好电路后进行仿真
2.4.1基本功能测试
两个开关都接高电平，此时和分计数器正常计数。
秒计数器计到59时，下一个脉冲到来时，分的各位加一。
当分计数器计到59并且秒计数器计到59时，时计数器的个位加一。
即当时钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字时钟自动显示为00时00分00秒，如图所示
图十一基本功能仿真测试
2.4.2校正功能测试
左开关接高电平，右开关接低电平时，可以对分计数器进行校正。
右开关接高电平，左开关接低电平时，可以对分计数器进行校正。
如图所示
图十二基本功能仿真测试
图十三基本功能仿真测试
三总结
3.1结论
在进行电路的设计中，遇到了很多的问题，设计振荡电路时，由于电源和地的选择不正确，导
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