EDA选择题Word文档格式.docx
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A.立即完成；
B.按顺序完成；
C.在进程的最后完成；
D.都不对。
5．VHDL语言是一种结构化设计语言；
一个设计实体（电路模块）包括实体与结构体两部分，结构体描述__D__。
A.器件外部特性；
B.器件的综合约束；
C.器件外部特性与内部功能；
D.器件的内部功能。
6.不完整的IF语句，其综合结果可实现___A___。
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；
指出下列哪些方法是面积优化___B___。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法
A.①③⑤B.②③④
C.②⑤⑥D.①④⑥
8．下列标识符中，__B___是不合法的标识符。
A.State0B.9moonC.Not_Ack_0D.signall
9．关于VHDL中的数字，请找出以下数字中最大的一个：
__A__。
A.2#1111_1110#
B.8#276#
C.10#170#
D16#E#E1
10．下列EDA软件中，哪一个不具有逻辑综合功能：
__B__。
+PlusII
II
1、2.基于EDA软件的FPGA/CPLD设计流程为：
原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。
P14
A.功能仿真B.时序仿真
C.逻辑综合D.配置
3.IP核在EDA技术和开发中具有十分重要的地位；
提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。
P25
A.软IPB.固IP
C.硬IPD.全对
4.综合是EDA设计流程的关键步骤，在下面对综合的描述中，___D__是错误的。
P15
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。
C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
5.大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过__A__实现其逻辑功能。
P42
A.可编程乘积项逻辑B.查找表（LUT）
C.输入缓冲D.输出缓冲
6.VHDL语言是一种结构化设计语言；
一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。
P274
A.器件外部特性B.器件的内部功能
C.器件外部特性与内部功能D.器件的综合约束
7.电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；
下列方法中___A___不属于面积优化。
P238
A.流水线设计B.资源共享
C.逻辑优化D.串行化
8.进程中的信号赋值语句，其信号更新是___B____。
P134
A.立即完成B.在进程的最后完成
C.按顺序完成D.都不对
9.不完整的IF语句，其综合结果可实现__A__。
P147
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
10.状态机编码方式中，其中__A__占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。
P221
A.一位热码编码B.顺序编码
C.状态位直接输出型编码D.格雷码编码
1．IP核在EDA技术和开发中具有十分重要的地位；
提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_____D_____。
A.瘦IPB.固IPC.胖IPD.都不是
2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，____D_____是错误的。
D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
A.FPGA全称为复杂可编程逻辑器件；
B.FPGA是基于乘积项结构的可编程逻辑器件；
4．进程中的信号赋值语句，其信号更新是___C____。
A.按顺序完成；
B.比变量更快完成；
D.都不对。
5．VHDL语言是一种结构化设计语言；
一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B______。
B.器件的内部功能；
C.器件的综合约束；
D.器件外部特性与内部功能。
6．不完整的IF语句，其综合结果可实现____A____。
A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路
指出下列哪些方法是面积优化_____B____。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法
8．下列标识符中，_____B_____是不合法的标识符。
____A______。
A.2#1111_1110#B.8#276#
C.10#170#D.16#E#E1
____B____。
A.Max+PlusIIB.ModelSim
C.QuartusIID.Synplify
1．基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：
（D）
A．①②③④B.②①④③C．④③②①D．②④③①
2．执行QuartusII的（B）命令，可以检查设计电路错误。
ACreateDefaultSymbolBCompiler----编译CSimulator----时序仿真DTimingAnalyzer---时序分析
3.在设计输入完成后，应立即对设计文件进行（C）。
A编辑B编译C功能仿真D时序仿真
4.在VHDL中用（C）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。
A输入B输出C综合D配置
5电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）及提高运行速度（即速度优化），下列方法（A）不属于面积优化。
A流水线设计B资源共享C逻辑优化D串行化
6不完整地IF语句，其综合结果可实现（）
A时序逻辑电路B组合逻辑电路C双向电路D三态控制电路
7．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的（）。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；
B.原理图输入设计方法一般是一种自底向上的设计方法；
C.原理图输入设计方法无法对电路进行功能描述；
D.原理图输入设计方法也可进行层次化设计。
8．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是（C）
A.PROCESS为一无限循环语句；
敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；
C.进程由说明部分、结构体部分、和敏感信号三部分组成；
D.当前进程中声明的变量不可用于其他进程
9IP核在EDA技术和开发中占有很重要的地位，提供VHDL硬件描述语言功能块，但不涉及实现该功能模块的具体电路的IP核为（C）
A硬件IPB固件IPC软件IPD都不是
10综合是EDA设计的关键步骤，下面对综合的描述中错误的是（）
A综合就是把抽象设计中的一种表示转换成另一种表示的过程。
B综合就是将电路的高级语言转换成低级的，可与FPGA/CPLD相映射的功能网表文件。
C为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
11大规模可编程器件主要有CPLD和FPGA两类，下面对FPGA结构与工作原理描述中，正确的是（C）
AFPGA全称为复杂可编程逻辑器件
BFPGA是基于乘积项结构的可编程逻辑器件。
C基于SRAM的FPGA器件，每次上电后必须进行一次配置。
D在Altera公司生产的器件中，MAX7000系列属于FPGA结构
12大规模可编程器件主要有CPLD和FPGA两类，其中CPLD通过（A）实现其逻辑功能。
A可编程乘积项逻辑；
B查找表（LUT）C输入缓冲D输出缓冲
13进程中的信号赋值语句，其信号更新是（C）
A按顺序完成B比变量更快完成C在进程最后完成D都不对
14VHDL语言是一种结构化的语言，一个设计实体（电路模块）包括实体说明与结构体两部分，结构体描述（B）
A器件的外部特性B器件的内部功能C器件的综合约束D器件外部特性与内部功能
A.功能仿真B.时序仿真
C.逻辑综合D.配置
A.软IPB.固IP
C.硬IPD.全对
4.综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。
5.大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。
下列是EDA技术应用时涉及的步骤：
A.原理图/HDL文本输入;
B.适配;
C.时序仿真;
D.编程下载;
E.硬件测试;
F.综合
请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程：
A→___F___→___B__→____C___→D→___E____
PLD的可编程主要基于A.LUT结构或者B.乘积项结构：
请指出下列两种可编程逻辑基于的可编程结构：
FPGA基于____A_____CPLD基于____B_____
在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
对于A.FPGAB.CPLD两类器件：
一位热码状态机编码方式适合于____A____器件；
顺序编码状态机编码方式适合于____B____器件；
下列优化方法中那两种是速度优化方法：
____B__、__D__
A.资源共享B.流水线C.串行化D.关键路径优化
单项选择题：
综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；
在下面对综合的描述中，___D___是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；
B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
D.综合是纯软件的转换过程，与器件硬件结构无关；
嵌套的IF语句，其综合结果可实现___D___。
A.条件相与的逻辑B.条件相或的逻辑
C.条件相异或的逻辑D.三态控制电路
在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
D
A.idata<
=“00001111”B.idata<
=b”0000_1111”;
C.idata<
=X”AB”;
D.idata<
=B”21”;
在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D___。
A.ifclk’eventandclk=‘1’then
B.iffalling_edge（clk）then
C.ifclk’eventandclk=‘0’then
clk’stableandnotclk=‘1’then
请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于__C___
A.ROMB.CPLDC.FPGA
A.仿真器B.综合器
C.适配器D.下载器
2．在执行MAX+PLUSⅡ的（d）命令，可以精确分析设计电路输入与输出波形间的延时量。
C.CompilerAnalyzer
3．VHDL常用的库是（A）
A.IEEEC.WORKD.PACKAGE
A.变量赋值B.信号赋值语句…ELSE语句
A.clock’EVENTB.clock’EVENTANDclock=’1’
C.clock=’0’D.clock’EVENTANDclock=’0’
1.一个项目的输入输出端口是定义在（A）
A.实体中B.结构体中C.任何位置D.进程中
2.MAXPLUS2中编译VHDL源程序时要求（C）
A.文件名和实体可以不同名B.文件名和实体名无关
C.文件名和实体名要相同D.不确定。
3.VHDL语言中变量定义的位置是（D）
A.实体中中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置。
4.可以不必声明而直接引用的数据类型是（C）
A.STD_LOGICB.STD_LOGIC_VECTORC.BITD.ARRAY
5.MAXPLUS2不支持的输入方式是（D）
A文本输入B.原理图输入C.波形输入D.矢量输入。
6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（C）
全称为复杂可编程逻辑器件是基于乘积项结构的可编程逻辑器件
C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置
D.在Altera公司生产的器件中，MAX7000系列属FPGA结构
7.下面不属于顺序语句的是（C）
语句B.LOOP语句C.PROCESS语句语句
8.VHDL语言是一种结构化设计语言；
一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是（A）
A.器件外部特性B.器件的内部功能C.器件的综合约束D.器件外部特性与内部功能
9.进程中的信号赋值语句，其信号更新是（C）
A.按顺序完成B.比变量更快完成C.在进程的最后完成D.都不对
10.嵌套使用IF语句，其综合结果可实现：
（A）
A.带优先级且条件相与的逻辑电路B.条件相或的逻辑电路
C.三态控制电路D.双向控制电路
1.一个项目的输入输出端口是定义在A。
A.实体中B.结构体中C.任何位置D.进程体
2.描述项目具有逻辑功能的是B。
A.实体B.结构体C.配置D.进程
3.关键字ARCHITECTURE定义的是A。
A.结构体B.进程C.实体D.配置
4.MAXPLUSII中编译VHDL源程序时要求C。
A.文件名和实体可不同名B.文件名和实体名无关C.文件名和实体名要相同D.不确定
5.1987标准的VHDL语言对大小写是D。
A.敏感的B.只能用小写C.只能用大写D.不敏感
6.关于1987标准的VHDL语言中，标识符描述正确的是A。
A.必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以
7.关于1987标准的VHDL语言中，标识符描述正确的是B。
A.下划线可以连用B.下划线不能连用C.不能使用下划线D.可以使用任何字符
8.符合1987VHDL标准的标识符是A。
A.A_2B.A+2C.2AD.22
9.符合1987VHDL标准的标识符是A。
A.a_2_3B.a_____2C.2_2_aD.2a
10.不符合1987VHDL标准的标识符是C。
A.a_1_inB.a_in_2C.2_aD.asd_1
11.不符合1987VHDL标准的标识符是D。
A.a2b2B.a1b1C.ad12D.%50
12.VHDL语言中变量定义的位置是D。
A.实体中中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置
14.变量是局部量可以写在B。
A.实体中B.进程中C.线粒体D.种子体中
15.变量和信号的描述正确的是A。
A.变量赋值号是:
=B.信号赋值号是:
=C.变量赋值号是<
=D.二者没有区别
16.变量和信号的描述正确的B。
A.变量可以带出进程B.信号可以带出进程C.信号不能带出进程D.二者没有区别
17.关于VHDL数据类型，正确的是D。
A.数据类型不同不能进行运算B.数据类型相同才能进行运算
C.数据类型相同或相符就可以运算D.运算与数据类型无关
18.下面数据中属于实数的是A。
A.B.3C.‘1’D.“11011”
19.下面数据中属于位矢量的是D。
20.关于VHDL数据类型，正确的是。
A.用户不能定义子类型B.用户可以定义子类型
C.用户可以定义任何类型的数据D.前面三个答案都是错误的
21.可以不必声明而直接引用的数据类型是C。
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