半导体封装行业分析报告.docx

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半导体封装行业分析报告

2014年半导体封装行业分析报告

2014年6月

目录

一、先进封装是驱动摩尔定律的核心驱动力3

1、半导体产业链和摩尔定律3

2、从PC到NB手机/平板可穿戴设备，半导体产业小型化需求不减5

3、晶圆制程接近极限已难驱动摩尔定律6

4、未来先进封装将成为驱动摩尔定律的核心驱动力8

二、国家半导体鼓励政策，国内先进封装必然受益9

1、国家积极扶持国内半导体产业9

2、先进封装环节是扶持重点10

3、先进封装渗透率不及10%，发展空间巨大12

4、下游电子巨头纷纷采用，行业进入加速期13

三、先进封装的本质是以“点替代线”实现电气互连13

1、封装的本质是：

实现电气互连13

2、TSV和Bumping（CopperPillar）是决定封装先进性的核心制程15

3、FlipChip+TSV封装：

将带来大功率LED封装技术革命18

4、Sip+TSV：

为穿戴电子和MEMS器件提供多功能化、微型化解决方案20

5、WLCSP+TSV：

控制中低端影像传感器封装成本的利器22

6、TSV技术引领DRAM存储器3D设计发展潮流23

四、产业链主要公司简况26

1、长电科技：

国内封装龙头，综合封装能力优势大26

2、华天科技：

WLSCP/TSV放量，积极布局高端Bumping27

3、硕贝德：

晶圆级封装下半年投产，手机光学组件新贵28

4、太极实业：

将享受下一个5年合同的订单盛宴29

一、先进封装是驱动摩尔定律的核心驱动力

1、半导体产业链和摩尔定律

半导体产业链自上而下分为芯片设计、晶圆代工、封装和测试四个环节。

设计公司研发人员首先完成芯片的寄存器级的逻辑逻辑和晶体管级的物理设计，验证通过的电路版图交付给代工厂；

晶圆代工厂专门从事半导体晶圆制造生产，接受IC设计公司委托制造，自身不从事设计，其产品是包含成百上千颗晶粒（每颗晶粒就是一片IC）的晶圆；

封装厂通过多道封装工序引出晶粒I/O焊盘上的电子信号并制作引脚/焊球，实现芯片与外界的电气互连；

测试环节是IC制造的最后一步，作用是验证IC是否能按设计功能正常工作。

半导体行业摩尔定律指出，单位面积芯片上集成的晶体管数每隔18个月增加一倍（芯片面积减小50%），其背后驱动力是行业对高性能、低功耗芯片的不断追求，并导致芯片不断小型化，同时从降低芯片流片成本、节约电路板空间考虑也要求芯片面积缩减。

纳米级工艺制程降低可降低集成电路的工作电压和CMOS晶体管驱动电流，从而减少功耗，同时小尺寸的器件减小了晶体管和互连线寄生电容，提高了芯片的工作频率和性能。

2、从PC到NB手机/平板可穿戴设备，半导体产业小型化需求不减

PC、笔记本电脑、手机/平板等传统消费电子产品的工业设计美观性、便携性、功能性以及电池续航时间的消费需求驱动半导体元器件产业不断朝小型化、低功耗方向发展。

未来电子行业的发展方向是可穿戴设备和MEMS（微机电系统），可穿戴设备/MEMS自身产品特性和应用场合（可穿戴设备要求轻薄化和智能化，MEMS工作在微小空间）对半导体元器件小型化的要求进一步加大。

苹果iWatch包含无线/蓝牙、生物感测、电源管理和微控制器等模块，屏幕表面弯曲且尺寸不超过1.5英寸，电路板芯片布局布线难度增加，同时还需要考虑和iPhone相同的电池使用时间问题，小型低功耗芯片是最好的解决方案；

MEMS是集微型传感器和执行器于一体的微型机电系统，广泛应用于消费电子、生物医疗、汽车电子和军工领域，如iPhone/iPad中使用的加速度传感器和陀螺仪，进行精细外科手术必备的微型机器人和汽车发动和刹车系统中使用的压力传感器。

3、晶圆制程接近极限已难驱动摩尔定律

目前能够实现量产的最新晶圆代工制程为20nm，但已接近硅材料和芯片加工工艺的物理极限，未来进步空间有限，博通公司CTO在IEDM国际电子元件会议上称现有半导体制程将在5nm阶段达到极限。

5nm制程对应约10个硅原子的直径宽度，该情形下CMOS晶体管介电厚度非常薄，容易发生“隧穿效应”（电子穿过栅极产生漏电流），破坏晶体管的工作特性；

由于掩膜板图案条纹更细，关键工艺步骤光刻（Lithography）将产生更加严重的衍射问题，使电路图形转移时产生圆弧变形，光学邻近效应矫正工具（OPC）解决最新制程下的衍射问题已非常困难。

晶圆代工属于重资产的资金密集型行业，购买设备所需投资额巨大，从开发更先进制程（更小的工艺特征尺寸）的角度使芯片面积缩小的的性价比在变低。

制程继续发展要求代工厂购买控制精度更高的光刻机、刻蚀机和化学沉淀等关键设备（占比总投资成本80%）以适应半导体新工艺、新材料和新结构。

4、未来先进封装将成为驱动摩尔定律的核心驱动力

芯片面积可分为裸芯面积和封装增量面积两部分，传统封装的封装效率（裸芯面积/基板面积）较低，存在巨大改进空间以解决裸芯面积受限于制程极限后的芯片小型化问题，理想情况下封装效率可接近100%。

晶圆代工是纳米级微细操作，理论上新出现制程可以让芯片面积减半，但在实际设计实现过程中面临更加复杂的布局、布线等问题，面积缩减难达50%，芯片侧面引脚/底部焊球间距通常为几百微米，因而封装是微米级操作，效率高的封装技术对缩小芯片效果更为直接和明显。

QFP封装效率最高为30%，面积减少70%，同理DIP、BGA芯片面积至少减少93%和50%。

先进封装是于上世纪90年代陆续出现的能够处理I/O引脚数大于100或引脚/焊球间距小于0.5mm的芯片的新型封装技术。

先进封装的优势在于芯片面积小、厚度薄、散热性好、性能强，方便实现多芯片或系统集成以实现复杂功能，同时可降低封装成本。

二、国家半导体鼓励政策，国内先进封装必然受益

1、国家积极扶持国内半导体产业

工信部将牵头成立规模达1200亿的国家集成电路扶持基金（出资人为财政部、社保基金等），重点支持芯片制造、芯片封装、芯片设计和上游生产设备领域，此外展讯高层于去年12月透露，国家将在未来10年内投资1万亿将我国打造成半导体大国。

2、先进封装环节是扶持重点

对比芯片设计和制造，芯片封装行业具有投入资金小、建设速度快的特点，依靠成本和地缘优势，国外产能向大陆转移明显，芯片封装是全球半导体产业链上国内企业涉足最多的环节。

国内仍以中低端通用IC为主，高端IC仍需依靠反向工程，晶圆代工厂从日本和欧美地区采购的设备对应制程相对落后（中芯国际目前能够量产的最先进工艺为40nm），全球市场切入程度有限；

国内封装行业起步早，发展最迅速，2013年大陆封测产值为167亿美元（全球封测业产值251亿美元，其中封装占比约80%），全球市场份额达67%。

国家颁布多项政策积极鼓励和发展半导体封装环节。

《信息产业科技发展“十一五规划”和2020年中长期规划纲要》提出重点发展集成电路关键技术，包括MEMS技术和新型、高密度集成电路封装测试；

2011年工信部和商务部将线宽65nm以下的芯片封装归入当前优先发展的高技术产业领域；

2011年《集成电路产业“十二五”发展规划》指出大力发展先进封装和测试技术，推进高密度堆叠型3D封装产品进程，支持封装工艺技术升级和产能扩充。

3、先进封装渗透率不及10%，发展空间巨大

国内普通封装企业两千余家，但大部分从事中低端产品封装，国内具备先进封装能力的只有长电科技、南通富士通、华天科技等不到10家企业。

国内大部分半导体封装公司主要生产中低端产品如DIP、SOP、TSOP、QFP、LQFP等，与国际先进封装技术相比，无论是封装形式还是工艺技术都存在差距。

目前先进封装只占比总封装产值5-10%，IC轻薄和小型化、高性能、高可靠性、低功耗、短开发周期以及系统集成等需求将推动先进封装渗透率进一步提高。

2016年采用FC、WLCSP、SIP和3DIC等技术的先进封装产品出货量预计将超过3000万晶圆，假设封装价格300美元/片，市场规模将超90亿美元。

4、下游电子巨头纷纷采用，行业进入加速期

电子巨头们为了提高芯片性能，降低成本，微小化（可穿戴设备的发展），越来越多的开始采用先进封装。

苹果手表为了多芯片集成开始采用SIP；

NXP等智能卡芯片今年开始大规模采用WLCSP封装；

台湾逻辑驱动电路巨头开始采用台湾南茂的先进封装（晶圆级封装）；

LED采用FlipChip（配合TSV）成本优势巨大，三星已在LEDTV背光源开始使用倒装芯片，台湾晶电、璨圆、新世纪接到订单。

先进封装下游应用各不相同，本质都是“点替代线”的连接

三、先进封装的本质是以“点替代线”实现电气互连

1、封装的本质是：

实现电气互连

封装最重要的目的是实现芯片焊区同封装外壳的I/O端或者封装基板金属布线区的有效电路连接。

封装的本质是电气互连，在芯片小型化和高效率的需求驱动下，先进封装的发展方向是“以点替代线的连接”，完成“点的连接”的核心工艺是TSV和Bumping（CopperPillar）。

封装技术更新的驱动力是使封装器件微型化、低成本和高性能，从芯片互连技术角度看，封装技术发展路径是，第一代WB技术，第二代TAB技术，第三代FC技术，第四代TSV技术，这是电气连接技术“点替代线”思路的体现；

引线键合是空间操作，点对点连接是平面操作，点代替线可以使连接电路的空间分布更加简单，从而减小封装体积；点替代线可以充分利用芯片的自身面积，可以减小封装面积，实现微型化；

此外，Bumping技术是可以批量生产的，而键合技术如WB或者TAB只能对单个芯片操作，因此点替代线可以实现晶圆级封装WLP，从而大大减少封装成本；

点对点连接，可以缩短连接电路长度，减少系统寄生电容干扰、电阻发热和信号延迟，提高模组性能。

2、TSV和Bumping（CopperPillar）是决定封装先进性的核心制程

TSV（ThroughSiliconVia，硅通孔）工艺通过在晶粒内部打垂直通孔并填充金属（Cu/W），将晶粒正面焊盘上的I/O信号引至背面，从而实现3DIC内部各层晶粒间的垂直互连，是SiP/3D封装中的关键工序。

TSV制造工艺包括通孔制造，绝缘层、阻挡层制备，通孔金属化，芯片减薄，技术难度远大于传统WireBonding技术；

从纵向看，TSV将晶粒的电气连接端口限制在一个“点”（WireBonding则需用“线”将端口引出），减小了3DIC的水平面积，同时TSV实现晶粒垂直互连不需要像PackageonPackage等3D封装使用基板，减少了芯片厚度，从而使芯片的三维封装密度达到最大；

TSV技术是实现相邻晶粒间垂直互连的最短连接方式，可降低芯片功耗，提高运行速度；

高“深宽比”（通孔深度/直径）的TSV可以减小通孔群在硅片上的占用空间从而缩减芯片面积，目前业界可以做到10:

1，20:

1的TSV是下一代技术发展方向，但需解决孔径过小带来的信号完整性问题；

TSV技术的应用领域包括影像传感器、MEMS、堆叠式DRAM、NANDFlash、逻辑芯片、多核CPU和DSP等，消费电子产品小型、轻薄化以及性能不断增强的需求将推动TSV技术渗透率不断提高。

Bumping技术通过在芯片表面制作金属凸点提供芯片电气互连的“点”接口，反应了先进制程以“点替代线”的发展趋势，广泛应用于FC、WLP、CSP、3D等先进封装。

加工时首先在晶圆上生长钝化层，然后用Ti/Ni在其上制作金属层UBM，最后利用焊接/电镀在UBM上生长出铅锡合金球/金球形成Bumping；

提供了芯片之间、芯片和基板之间的“点连接”，由于避免了传统WireBonding向四周辐射的金属“线连接”，减小了芯片面积（封装效率100%），此外凸块阵列在芯片表面，引脚密度可以做得很高，便于满足芯片性能提升的需