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因为手工设计方法不可避免的会产生误会，因此，必须在版图编辑后进行版图验证。

版图验证包括设计规则检查DRC（adesignrulechecker）、电学规则检查ERC（aelectricsrulechecker）、版图参数提取LPE（layoutparameterextraction）、版图和原理图对照检查LVS（layoutvsschematic）。

当然这些验证LEdit就可以完成。

1.1.2版图设计规则

电路设计师一般都希望电路设计得尽量紧凑。

而工艺工程师却希望是一个高成品率的工艺。

设计规则是使他们两者都满意的折衷。

设计规则是良好的规范文献，他列出了元件（导体、有源区、电阻器等）的最小宽度，相邻部件之间所允许的最小间距，必要的重叠和与给定的工艺相配合的其他尺寸。

对于一种工艺，当确定其设计规则时，要考虑的因素有掩膜的对准、掩膜的非线性、片子的弯曲度、外扩散（横向扩散）、氧化生长剖面、横向钻蚀、光学分辨率以及他们与电路的性能和产量的关系。

设计规则规定了在掩膜板上每个几何图形如何与彼此有关的另一块掩膜版上的图形水平对准。

除了明确指出的不同点以外，所有的规则是指相应几何图形之间的最小间隔。

一种设计规则是直接用微米数表示最小尺寸。

但是即使是最小尺寸相同，不同公司不同工艺流程的设计规则都不同，这就使得在不同工艺之间进行设计得导出导入非常的耗费时间了。

解决问题的方法一种是使用高级的CAD工具，能够便捷的实现可兼容工艺间的转换。

另外可以采用第二种设计规则，由Mead和Conway［2］推广的比例设计规则，也叫做设计规则。

他对整个版图设置一个参数作为所有设计规则中最小的那一个，其他设计规则的数值都是这个参数的整数倍。

此参数对应不同的工艺有着不同的微米值。

从而实现其他规则随着线性变化。

当然他们也有缺点：

（1）线性度只适用于一定的范围（比如在1~2μm之间线性有效），当超出范围很多时，规则与λ的关系已经没有线性度了。

（2）保守性。

由于λ规则代表了不同的工艺技术，设计规则时必须做到对于每个工艺的整套要求的全盘考虑，从而必然带来超尺寸和紧密性的减少。

但是这样却可以获得更好的安全系数或改善可靠性。

制定设计规则包括线宽、间距、覆盖、面积、露头和凸头等规则，他们分别给出最小线宽、最小间距、最小覆盖、最小面积、最小露头和最小凸头等数值。

大多数情况下，各硅片生产厂的设计规则是各不相同的。

在着手设计之前，应先拿到准备去投产的硅片生产厂的设计规则，并以他作为整个设计过程的参考。

在设计高水平的CMOS电路时，这一点尤为重要。

采用的是TSMC（TaiwanSemiconductorManufacturingCorporation）0.35μmn阱CMOS工艺。

1.2标准单元版图设计

标准单元,也叫宏单元。

它先将电路设计中可能会遇到的所有基本逻辑单元的版图,按照最佳设计的一定的外形尺寸要求,精心绘制好并存入单元库中。

实际设计ASIC电路时,只需从单元库中调出所要的元件版图,再按照一定的拼接规则拼接,留出规则而宽度可调的布线通道,即可顺利地完成整个版图的设计工作了。

基本逻辑单元的逻辑功能不同,其版图面积也不可能是一样大小的。

但这些单元版图的设计必须满足一个约束条件,这就是在某一个方向上它们的尺寸必须是完全一致的,比如说它们可以宽窄不一,但它们的高度却必须是完全相等的,这就是所谓的“等高不等宽”原则。

这一原则是标准单元设计法得以实施的根本保证。

图1-1即为一个用标准单元法设计的芯片的布图情况。

图中的每一个单元都是经过精心设计的等高不等宽的库单元,如“与非门”、“或门”之类。

它们根据布图软件的算法和门与门之间的连线关系,排成图中具有宽窄不一布线通道的版芯形式,当两排元件之间的连线较少时,布线通道就窄些,以减少浪费;

反之就宽些,以保证100%的布通率。

四周的I/O压焊块个数也是根据具体需要而定的。

这种结构的最大优点就是整个版芯没有冗余元件,所有内容（逻辑门、I/O压焊块、布线通道宽度）都是根据具体ASIC电路的实际需要安排上去的。

库单元的版图由于宽度不受限制也不会存在门阵列宏单元中经常发生的那种半个冗余单元被浪费的情况。

因此标准单元法设计的版芯面积较小。

与母片机制的半定制设计方法相比,标准单元法的生产成本较高,生产周期较长,这点与全定制的设计方法相同。

因为标准单元法中库单元的版图是由全套掩膜版（比如前面介绍的CMOS工艺中的12块版）组成的,而不是象半定制中是由最后4块版组成的。

流片时全部工序必须从头走到尾,与全定制的情况相同。

图1-1准单元法的版图布置标准单元法中一个很重要的工作是建库,繁复的建库工作需要大量人力和时间的投入。

每一种逻辑功能固然需要有相应的库单元与之对应,但同一种逻辑也会因为对负载驱动能力的不同而有着不同的型号和不同的版图设计。

除此之外,单元库中的每个单元都还必须具有三种描述形式:

⑴单元的逻辑符号（以L表征）

⑵单元的拓扑版图（以O表征）

⑶单元的掩膜版图（以A表征）

图1-2“非门”的逻辑符号、拓扑版图和掩膜版图

单元的逻辑符号用以建立逻辑图,单元的拓扑版图描述单元掩膜版图的外形尺寸、输入/输出口的位置与宽度（为使单元之间的连线都处于布线通道之内,单元本身的I/O口必须处于单元的上下两端）,因此拓扑版图在英文中经常被称之为phantom或abstract。

注意每种单元的三种描述之间名称要一一对应。

采用标准单元设计集成电路时,只需调用各单元的拓扑版图即可,因为拓扑版图的简单外形大大压缩了数据的处理量,并有助于设计者的直观检查。

在经过了自动布局布线的处理之后,再进行一次数据转换,将所有单元、I/O及压焊块的拓扑版图转换成各自的掩膜形式,得到最终的掩膜版图。

所有的库单元设计在入库时都必须进行严格的设计规则检查和电连接性检查,保证其万无一失的正确性和可靠性。

在进行库单元的设计中,有一些共同的地方需要注意:

⑴单元最上端布以水平走向且贯穿整个单元的铝线,作为电源线VDD,单元最下端布以水平走向且贯穿整个单元的铝线,作为地线VSS,这样在单元拼接时,电源线和地线就以可以直接分别相连。

⑵每个输入/输出端（PIN）在单元的上下两个方向都能引入或引出,以利通道布线。

⑶有时由于对某些单元的性能要求不同,会要求P型管和N型管具有不同的沟道宽长比,因而无法采用阱区等高的结构。

但考虑单元拼接时的拼接需要,可采取单元边缘处阱区等高的方案（否则单元接缝处将会缺少一条垂直线段）。

见图8-9。

⑷标准单元库中还需要有一种特殊单元,即连线单元。

连线单元的拓扑版图与掩膜版图示于图8-10,它的高度与其它单元相同。

当需要在两个布线通道之间穿过一根连接线时,就可调用该单元,将其插入到相应的单元行中,然后完成上下端口的连接。

图1-3单元边缘处阱区等高方案图1-4连线单元的拓扑版图和掩膜版图

标准单元设计法除了前面所述的无冗余单元、芯片面积小、布线通道间距可变、能保证百分之百布通率,以及I/O数量不受限制等优点之外,还有一个优点就是可以与全定制的设计方法相结合,将一些由全定制设计方法设计的版图调到相应位置,然后再在其它的部分用标准单元法设计,见图1-5。

扩大了标准单元法的应用范围,成为目前国际上（除日本以外）用得最多的VLSI设计主打方法。

图1-5标准单元法与全定制法相结合

第2章：

D触发器介绍

2.1D触发器简介

锁存器是一种基本的记忆器件，它能够储存一位元的数据。

由于它是一种时序性的电路，所存器是一种基本的记忆器件，它能够储存一位元的数据。

由于它是一种时序性的电路，所触发器不同于锁存器，它是一种时钟控制的记忆器件，触发器具有一个控制输入讯号（CLOCK）。

CLOCK讯号使触发器只在特定时刻才按输入讯号改变输出状态。

若触发器只在时钟CLOCK由L到H（H到L）的转换时刻才接收输入，则称这种触发器是上升沿（下降沿）触发的。

D触发器可用来储存一位的数据。

通过将若干个触发器连接在一起可储存多位元的数据，它们可用来表示时序器的状态、计数器的值、电脑记忆体中的ASCII码或其他资料。

D触发器是最常用的触发器之一。

对于上升沿触发D触发器来说，其输出Q只在CLOCK由L到H的转换时刻才会跟随输入D的状态而变化，其他时候Q则维持不变

2.2维持阻塞式边沿D触发器

维持阻塞式边沿D触发器的逻辑图和逻辑符号如图2-3所示。

该触发器由六个与非门组成，其中G1、G2构成基本RS触发器，G3、G4组成时钟控制电路，G5、G6组成数据输入电路。

和分别是直接置0和直接置1端，有效电平为低电平。

分析工作原理时，设和均为高电平，不影响电路的工作。

电路工作过程如下。

（a）逻辑图（b）逻辑符号

图2-1维持阻塞型D触发器

维持阻塞D触发器在CP脉冲的上升沿产生状态变化，触发器的次态取决于CP脉冲上升沿前D端的信号，而在上升沿后，输入D端的信号变化对触发器的输出状态没有影响。

如在CP脉冲的上升沿到来前=0，则在CP脉冲的上升沿到来后，触发器置0；

如在CP脉冲的上升沿到来前=1，则在CP脉冲的上升沿到来后触发器置1。

维持阻塞触发器的逻辑功能表如表2-4所示。

表2-2触发器的逻辑功能表

2.3真单相时钟（TSPC）动态D触发器

下图所示为一个用TSPC原理构成的上升沿D触发器的电路图。

电路由11个晶体管构成，分为四级。

当时钟信号为低电平时，第一级作为一个开启的锁存器接收输入信号，而第二级的输出节点被预充电。

在此期间，第三级和第四级保持原来的输出状态。

当时钟信号由低电平变换到高电平时，第一级不再开启而且第二级开始定值。

同时，第三级变为开启而且将采样值传送到输出。

注意，最末级（反相器）只用于获得不反相的输出电平。

图2-3基于TSPC原理构成的动态D触发器

此电路的掩模板图如图所示。

nMOS晶体管的器件尺寸的宽长比为（W/L）=（750nm/350nm），pMOS晶体管的器件尺寸的宽长比为（W/L）=（1.5um/350nm）。

版图对应的工艺的寄生参数可通过电路的提取决定。

而提取的电路文件用SPICE仿真来确定它的性能。

仿真的TSPCDFF电路的输入，输出波形如图2-5所示。

可见，电路可以工作在500MHz的时钟频率上。

因为他们的设计相对简单，晶体管数目少喝运行速度快高，特别是在高性能设计中，对于传统CMOS电路来说基于TSPC电路时一种较好的选择。

图2-40.35um工艺基于TSPC原理的D触发器电路版图

图2-5基于TSPC原理构成的动态D触发器仿真波形

第3章0.35um工艺基于TSPC原理的D触发器设计

3.1电路原理图设计

创建库与视图

lab1中创建的库与视图如果仍存在，则没有必要再行创建，直接调用即可。

在CIW中选择File→open，在弹出窗口中选择如下：

LibraryName：

ZF

CellName：

D

ViewName：

Schematic

点击OK，打开SchematicEditing的空白窗口。

以下步骤为创建库与视图的过程。

①在命令解释窗口CIW中，依次选择File→New→Library，打开NewLibrary窗口。

②在NewLibrary窗口中，Name栏输入库文件名ZF（可以自定义），右侧工艺文件（TechnologyFile）栏中，选择最下方的Don’tneedatechfile，点击窗口左上角的OK。

③在CIW中，选择file→new→cellview，打开CreateNewFile窗口。

④在CreateNewFile窗口中，LibraryName选取为ZF（与刚才定义一致），

CellName设置为D，ViewName选取为Schematic，Tool栏选取为

Composer-Schematic，点击OK，弹出SchematicEditing的空白窗口。

添加元件（电路如图3-1所示）

3-1基于TSPC原理的D触发器电路原理图

3.2创建D触发器版图

①在CIW中，选择File→Open，参数设置如下：

LibraryNameZF

CellNameD

ViewNamelayout

点击OK，打开design的空白窗口，以下编辑将实现D版图结构如图所示。

②在LSW窗口中，选择polydrawing作为当前编辑层。

③选择Create→Path或按盲键[p]，来绘制多晶硅栅体。

④在design窗口中，点击LMB，从坐标原点x＝0、y＝0到x＝0、y＝4.8连线poly，之后双击LMB或按Return（Enter）键，完成栅体绘制。

⑤在LSW窗口中，选择ndiffdrawing层为当前编辑层，选择Create→Rectangle或按盲键[r]，用以绘制扩散区。

⑥在design窗口中，选择不在同一直线的任意两点，点击LMB形成矩形扩散区，矩形形状可在后续操作中调整。

调整ndiff与polypath

①选择Window→CreateRuler或按盲键[k]，在设计窗口中加入Ruler，以便精

确控制版图尺寸。

②按Return键或点击LMB完成Ruler的添加，可选择Window→ClearAll37

Rulers或按盲键[K]，删除添加的Ruler。

③选择Edit→Stretch或按盲键[s]，在设计窗口中，使用LMB选择需要调整

的目标或目标的一部分，选择后以高亮显示，拖动鼠标至合适位置后释放，

完成目标大小的调整。

注意：

调整path时，确保只有path的中线高亮显示，否则，有可能将path

的宽度也进行了调整。

绘制Source与Drain

①在LSW窗口中，选择matal1作为当前编辑层，选择Create→Rectangle或按盲键[r]，绘制一个矩形，用以源区金属连接。

②在LSW窗口中，选择contactdg作为当前编辑层，选择Create→Rectangle或按盲键[r]，绘制两个正方形，作为源区接触孔。

③按照设计规则，调整contacts与metal1的位置。

④同时选择contacts与metal1（选择一个目标后按Shift键，继续选择其它目

标，操作与Windows系统相同），选择Edit→Copy或按盲键[c]，因为mos器件的对称性，可通过拷贝完成漏区的绘制。

⑤点击高亮显示的被选目标实现拷贝，在空白处点击LMB实现粘贴。

⑥按照设计规则，利用Ruler和Stretch调整版图尺寸。

⑦选择Options→Display或按盲键[e]，点亮Axes，选择Edit→Move或按盲键[m]。

⑧选择所有D版图的组件，点击选中并放置到合适位置。

⑨完成绘制后，选择Design→Save并关闭窗口。

3-2基于TSPC原理的D触发器电路版图

3.3设计规则的验证及结果

设计规则的验证是版图与具体工艺的接口，因此就显得尤为重要，可以进行设计规则验证（DRC）。

在进行验证操作过程中用到的库都应位于当前运行目录或由路径指定链接到该运行目录。

打开要验证单元的版图界面，点击FILE下的DRACULA　DRC，弹出在菜单栏上，在DRC菜单下的SETUP中，给出错误文件的路径，即可将错误报告与Virtuoso的图形界面结合起来，根据错误层的提示，在图中直接修改即可。

根据错误报告的提示，修改版图的步骤为：

（1）将错误文件导入Virtuoso界面。

（2）找到错误层，根据错误提示进行修改。

（3）更新编译规则文件，进行DRC验证，重复上述

（1），

（2）操作，直至版图完全通过DRC验证。

验证结果除了面积所占的版图的百分数不符合设计0.35nm设计规则之外，其他设计规则全部达到设计要求。

第4章课程设计总结

这次版图设计课程让我受益匪浅，首先我对于基于TSPC原理构成的动态D触发器的工作原理有进一步理解。

同时从按照0.35um工艺基于TSPC原理的D触发器设计版图设计中，对于0.35um设计规则更加熟悉，对于设计版图的一些技巧以及快捷键使用更加熟练。

在DRC验证中，进一步加深熟悉设计规则中应该注意到的一些地方。

通过几次修改与DRC验证，除了面积百分比无法达到规则，其他要求均达到。

在这次最大的收获还是提高自己的动手能力，完全有自己完成电路图到版图的设计以及最后的验证，熟悉整了个操作过程。

因此本次课程设计对于提高自身在版图设计方面能力起到重要的作用。

参考文献

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[3]胡晓慧[1,2]沈继忠[1,2]周威[1]低功耗动态三值CMOSD触发器设计浙江大学学报：

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北京：

电子工业出版社，2009.6