8位ALU算术逻辑单元verilog语言Word文件下载.docx
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ﻩ2）寄存器Ａ，第二个脉冲来时锁存数据A，并在数码管上显示。
３）寄存器Ｂ,第三个脉冲来时锁存数据Ｂ，并在数码管上显示。
４）8位ALＵ,第四个脉冲来时进行运算，并锁存结果ａｌu＿ouｔ。
5）结果显示器，将结果显示通过DE2上的数码管显示。
四．程序分析：
主程序模块:
modulealu8（ｃｌｋ，clｋ_ｒ,rｓt,ａ,b,alu_out,ｏｐｃｏde,sw＿ａb,HＥX1， HEX0,HＥX７, HEX6, HＥX５,HＥＸ4）;
inｐuｔ ｃlk,rst,cｌｋ_ｒ；
input[7:
0]sw_ab;
input［２：
０]oｐcoｄe;
ouｔｐut[6:
０] HＥX1,HＥX0,HＥＸ７,HＥX6, HEＸ5, HＥＸ4;
outｐut [7:
0]a;
output［7：
0] b；
outｐuｔ[７:
0]alu_ouｔ;
rｅｇａU1（.clｋ（clk）,．rsｔ（rｓt）,.ｓw_ab（ｓw_aｂ）,.a＿r（a），.cｌk_ｒ（ｃｌｋ＿r）,.ＨEX7（HＥＸ7）,．HEＸ6（HEX6））;
regbU2（．clk（cｌk）,.rst（rst）,.ｓw_ａｂ（sｗ_ab）,.b_ｒ（b）,.cｌｋ_r（cｌｋ_ｒ）,.HＥX5（ＨEX5）,．HEX4（HEX4））;
alurU3（.clk（clk）,.rｓt（rsｔ）,．a_r（a），．b_r（b）,．alu_out（alu＿out）,．opcｏｄe（opｃｏdｅ））；
dｉgｉtalU４（．ｃｌk＿ｒ（ｃlk＿r），.rsｔ（ｒst），.alu_out（ａlu_out）,.HEX１（HEX1），.HEＸ0（HEX0））;
ｅｎdｍｏdｕlｅ
第一位数A模块：
modulｅreｇa （clｋ,ｃｌk_ｒ,ｒsｔ,sw_aｂ，a＿ｒ,HEX7,HEＸ6）;
ｉnput［7：
０］sｗ_ab;
inputclk,clｋ_r,rst;
0]a_r；
reg[7：
0]a＿r;
ｏuｔpｕtreg[６:
０]HEX７,HＥX６;
reg[3：
０]cnｔ；
ａlwａｙs@（ｐosｅｄgeclkｏrｎｅgedｇｅ ｒst）
iｆ（!
rst）cnt＜=1＇ｄ0;
elｓｅｉｆ（cnt=＝５）cnｔ<
＝1'
d0;
ｅlsecnt＜=cnt＋1'
ｄ1;
aｌwaｙs@（pｏsedgｅcｌkornegｅｄgerst）
ﻩif（！
rｓt）ａ＿r＝０;
elsｅ if（cｎt==1）a_r＝ｓw_ab;
ｅlsea_r=a_r;
paraｍeter seg０=7＇b1000０00,
ｓeg1=7＇ｂ1111001,ｓeg2=７'
b010010０，sｅg3=7'
b011０000，ｓeg4=7'
ｂ０011０0１,ｓeg5=7＇b001００１０,sｅｇ6＝7'
b0000０1０，
ｓｅg7＝7'
ｂ11110０0,seg8=7'
b0０0０００0,seg9=7'
ｂ001０000，sega=７'
b0001000,seｇb=７'
b0００0011,segc＝７'
ｂ1000１1０,
ｓegｄ＝７'
ｂ0１00０01，sege=7＇b0００011０,sｅｇf=7'
ｂ00011１０；
always@（poseｄｇeclk_ｒ）
case（a_ｒ[３:
0］）
4'
h０：
HＥX6[６：
０]=seg０；
h1:
HＥX6[6：
０]=ｓｅg1;
4＇h2：
HEX６[6:
０］=seg2;
ｈ3：
ＨEX６[6:
0]=seｇ3;
4＇h4:
ＨEX6[6:
0］＝seg4；
h5:
HEＸ6[6:
0]＝seｇ5;
４'
ｈ６:
HＥＸ6［6:
0]=ｓeｇ6；
h7:
0]＝ｓeg7；
4＇h8:
HEX6［6:
０］=seｇ8;
h9：
HEX６［６:
０]=seg9；
ha:
０］＝sｅga;
4＇hb:
HＥX6[6:
0]＝sｅgb;
ｈc:
HEＸ6[6：
0]=segｃ;
hd：
HＥX6[6:
０]=ｓegd;
4＇ｈe:
HEＸ6[6:
０]=sｅge；
hｆ:
HEX６[6:
0］=segf;
default:
ＨEX6[６:
0]=seｇ０；
enｄcase
aｌways＠（pｏｓｅdgeｃlｋ_r）
case（a_r［7:
４]）
h0：
ＨＥX7[６:
０]=seg0;
ｈ1：
HEX７［6:
0]=sｅg1;
ｈ2:
ＨEX7［6:
0]=seg2;
h3：
HEX７[6:
0］＝seg3;
h４:
HEX7[6:
0]=seｇ４;
h５:
HEX7[6：
0］＝seg5;
h6:
HEＸ7[6：
０]＝seｇ6;
h7：
HＥX7［６:
０]=seｇ7;
h８:
HEX７[６:
0]=seｇ８;
4＇ｈ９:
HＥX7[6:
0]=sｅｇ9;
４＇hａ:
HEX7[６:
0]=sｅga;
hb:
0]=segb;
0]＝ｓegc;
ｈd:
HEX７［6：
0]=sｅgd；
he:
HＥＸ７[6:
０]＝seｇe;
hf:
HＥX７［6:
０］＝segf;
defａult:
HEＸ7[６:
0］＝seg０；
eｎdｃａsｅ
ｅndmｏｄule
第二位数B模块:
modｕlerｅｇｂ（clｋ,ｃlk_r,rst,sｗ_aｂ,ｂ_r,HＥX5，HEX4）;
ｉｎput[7：
0]sw＿ａb;
inputclk,clk_r,rｓt;
ouｔpuｔ ［7:
0］b_r;
reg［７:
０］b_ｒ;
outpｕtreg[6:
０] HEX5,HEX4;
ｒeｇ[３:
０] ｃnt；
alwaｙｓ＠（posedgeclkorｎeｇｅdgerst）
rst）ｃnt<
=1'
d０;
ｅｌse if（ｃnt=＝5） cnｔ<
d0；
elsecnt＜＝cnt+1'
d１;
alｗays@（poｓedgｅclｋorｎegeｄgersｔ）
ﻩｉf（!
rｓt）b_r=０;
elseif（cｎt＝=２）ｂ＿ｒ=sｗ_ａb;
elseｂ_r=b_r;
parameｔeｒ seg０=7'
b1０00０00,
seg1=7'
b１１11001, sｅg２=７＇b0１00１00,seg3＝７'
b0110000，seｇ４=７'
b00１1001,seg5=7'
b０01００10,seg6＝７＇b0０0００10，
ｓeg7=7＇b11１1000,seg8=7'
ｂ0０00000,ｓeg９=7'
b0010000,segａ=7＇ｂ00０１0００,segb=７'
ｂ0０00０11,ｓｅgc=7＇b1０001１0，
ｓeｇd＝7'
ｂ０1０0001,segｅ=7＇b０000１１0，seｇf＝7'
b００011１0;
alｗays＠（ｐoｓｅdge ｃlk_r）
casｅ（ｂ_r[3：
0]）
HEX4[６:
０]＝seg0;
h1：
HＥX４[6:
0］＝seg1;
4＇ｈ２:
HＥＸ4［６:
0]=seg２;
ｈ３：
HEX4[6:
0]=ｓeｇ3;
４＇h４:
HＥＸ4[6:
0]=seg4;
HEX4[6:
0]=seg5;
4＇h6:
ＨEX4［6：
0]=sｅg６；
0］=seg7;
h8:
ＨEX４［6:
0］＝seg8;
４＇h9:
ＨEX4［6:
０]＝seｇ9;
0]=ｓｅgａ;
ＨEX４[6:
0］=seｇb;
hc:
HEX4[６：
０］=sｅgc；
hｄ:
HＥＸ4[6:
0]＝segd；
ｈe:
ＨEX4[6：
0]＝seｇe;
hf：
HEX4［6:
0］=sｅgｆ；
ｄefault：
HEX4［6:
0]＝seｇ0;
ａlｗaｙs＠（posedgｅclk＿r）
case（b_r［7:
h0:
HEX5［６:
０]=ｓｅｇ0;
ｈ１:
HEＸ5[6:
０]=seg1;
4＇ｈ2：
HEX5[６：
0]=ｓeg2;
4＇h3:
ＨEX５［6:
0］=seｇ3;
h4：
HEX5［6:
0］=seg4；
h5：
HEX5[6:
０]=seg5;
4＇ｈ６：
ＨＥＸ5[6:
０]＝ｓeg6;
4＇ｈ7:
HEX5[6:
0]=seｇ７；
HEX5［6：
０］＝ｓeg８;
h9:
0]＝sｅg9;
HＥX5[6:
0]=ｓeｇa；
HEＸ5[6:
０]=sｅgb;
HＥX5[６:
４＇hｄ:
ＨEX５[6:
0]=segd；
ｈe：
HＥX５[６：
0］=segｅ；
4＇hｆ:
HＥX5[6:
0］=seｇｆ；
dｅfａulｔ:
HＥX5[6：
0]=ｓeg0；
eｎdｃase
endmodulｅ
运算模块:
mｏdｕlｅalur（clk,rｓt,alu＿ｏut,a_ｒ,b_r,ｏpcode，zero）;
outpuｔ [7：
0]alｕ＿oｕｔ;
ｏｕｔpｕtｚero;
ｉnput ［7:
0］ａ_r,b_r;
input［2:
0］opｃode；
iｎpｕt clk,rst;
0]alu＿out；
reg [3：
0]cnt;
paｒametｅrquA＝３'
ｂ000,quB=3'
b00１,ＡDD=３'
b０1０,ＤEＣ=3'
b011,ＡＮＤD=３'
b1０0,ＸORR＝3'
b１01,XOR=3＇ｂ１1０,ＮXOＰ=3＇b111;
assignｚeｒo=！
a＿r;
ａｌways@（ｐosedge clk or nｅgｅdgersｔ）
if（!
rｓｔ） ｃｎt<
=1＇d0;
ｅｌｓｅif（cnt=＝5）cnｔ＜＝1'
elｓecnt<
=cnt+1＇d1；
ａｌｗａys@（poｓedｇeclｋorｎeｇedｇｅrst）
ｒsｔ）aｌｕ_ouｔ=0;
elsｅｉf（cnt==３）ｂegiｎ
caｓex（opcoｄe）
qｕA:
ａlu＿ｏuｔ<
=ａ_r;
ｑuB：
aｌｕ_oｕｔ<
＝b_r；
ADD:
ａlｕ_ｏut<
＝a_r+b_ｒ；
DＥC:
ａlu_out＜=a_r-b_r;
AＮDD:
aｌｕ_out＜＝a＿r&
ｂ_r；
XＯＲＲ:
ａlｕ_oｕt＜＝a_r|b_r;
XOR:
alｕ_out<
=a_ｒ^b_r;
ＮXOP:
alu_out<
＝a＿ｒ＾～b_r；
default：
aｌu_out<
＝8'
bxxxｘ_xxｘx;
end
elseａlｕ_oｕt＝0;
endmodｕle
结果显示模块:
modｕｌe ｄigitaｌ（ｃlk_r,rｓt,alu_out,HEX１,HＥX0）;
inｐｕt [７:
0] alu_out；
inputclk_r,rsｔ;
oｕtpｕｔ reg［６:
０]HEX1,HＥX０;
ｐａrameter seg0＝7'
b１0000０0，
sｅｇ1＝7'
b１11１0０1,ｓeg2=7'
b０100１0０,sｅg3=7＇ｂ011０00０，sｅg4=７＇ｂ00１10０１,seｇ5＝７'
ｂ001０010，seg6=7'
ｂ00０0010,
seg7＝７＇ｂ11110０0,seg8=7'
b０0000００，seg９＝７＇b001000０,segａ=7'
b00０100０，ｓegb=７'
b0０00011,segc=７'
b１000１10,
ｓegd=７'
b0100001，sege＝７'
b0000１1０,segｆ=7＇b0001110;
ａlwａyｓ@（posedgeclk_r）
caｓe（ａｌu_ouｔ[3:
ｈ0：
HＥX０[6:
0]＝seg0;
ＨＥX０[６:
0]=ｓeg1;
ＨEX0[6:
０]=seg2；
h３:
ＨEＸ0[6：
0]＝seg3；
HEX0[6:
０］=seg４;
ＨＥＸ0[６：
０]=seｇ5；
ＨＥX0[6:
0］=ｓeg6;
ｈ7:
HEＸ0[6:
０]=seg7;
ＨEX0[6：
0］＝seｇ8；
ＨEX0[６:
0]=seg9;
ｈa:
ＨEＸ0［6:
0］=sega;
HEＸ0［6:
０]=ｓegb;
hｃ：
0]=segc;
4＇hd:
HEＸ0[６:
0]=seｇd;
HEＸ０[6:
0]=sｅge；
ｈｆ:
HEX０[6:
defaｕlt:
HEX0[6：
0］=sｅg0;
endcａse
aｌwａys@（ｐoseｄgeclk_r）
casｅ（ａlu＿ouｔ[７:
4]）
ｈ0:
HEX1[6:
0]=sｅg0;
4＇h１:
HEX1[６:
０]=ｓeg１;
ｈ2：
HEX1［６：
0]=seｇ2;
HEX1［６:
0]=sｅg3;
h4:
HEX1[６:
0］=seｇ4;
HＥX１[6:
０］＝seｇ5;
ＨEX1[6:
0]=ｓｅg6;
ｈ7：
HEX１[6:
0]=ｓeg７；
ＨEX1[６:
0]=sｅg8；
ｈ９:
HＥX１[6:
0]=ｓｅg９；
4＇ha:
０]=sｅｇa;
ＨEX1[６：
4＇hc：
ＨEX１[6:
0]＝sｅgｃ;
hｄ：
ＨＥX1[6:
hｅ:
HＥＸ1[６：
0]＝sege;
４＇hf:
0]＝sｅgf；
ｄefaｕlt:
endcaｓe
ｅndmoｄｕle
五．仿真实现:
整体图：
波形图：
六．硬件实现：
1.引脚图:
2.分析结果说明：
开关0～２是算法选择，具体算法类型见设计功能第２项
开关1０~１７数字输入,用8位二进制数表示两个十六进制数,每四位表示一位
按键0是锁存及运算，当开关10~17输入一个数A时,按下按键0，数据就是锁存,
再输入数就是数B，而当数据B也锁存后，再次按下按键0,就会显示运算结果
按键1是复位键
七．总结:
通过这次FPGA实验课让我明白了真正的编程不像是那些Ｃ语言小程序那么简单，为了这次实验算是绞尽脑汁,最后为了读懂程序，还去专门找了Ｖeｒiｌoｇ语言辅导书，
不管过程再怎么复杂曲折,总算是顺利的完成了实验任务,到了现在回顾为期6周的学ﻩ习过程,也有一些时候是因为上课不认真，为后来的程序设计增加了难度,也有一些原因是因为自己本身能力不足导致设计接连失败，不得不说,也有一部分原因是因为学习实验室的器件不足，限制了实验设计的范围,也使实验难度增加。
特别要感谢老师在最后实验设计时的指导，让我的这次实验能够这么顺利的完成。
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