第6章-专用集成电路设计方法.ppt

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116.1全定制设计方法（Full-CustomDesignApproach）6.2半定制设计方法（Semi-CustomDesignApproach）6.3可编程逻辑器件（PLD）设计方法6.4现场可编程门阵列（FPGA）设计方法6.5不同设计方法的比较第6章专用集成电路设计方法226.1全定制设计方法（Full-CustomDesignApproach）全定制设计方法（Full-CustomDesignApproach）是利用各种EDA工具，从每个半导体器件的图形、尺寸开始设计，直至整个版图的布局、布线等完成。

在全定制ASIC中，设计人员不使用已预先测试和具有预定特性的单元去进行全部或部分设计。

原因可能是现有的单元库速度不够快、逻辑单元不够小或功耗太大。

当采用新的或专门的ASIC工艺因而无现成单元库或因ASIC太特殊必须定制设计某些电路时，也需要使用全定制设计。

33在全定制设计方法中，当确定了芯片的功能、性能、允许的芯片面积和成本后，设计人员要对结构、逻辑、电路等各个层次进行精心的设计，对不同方案进行反复比较，特别要对影响性能的关键路径作出深入的分析，一旦确定以后就进入全定制版图设计阶段。

全定制版图设计的特点是针对每个晶体管进行电路参数和版图优化，以获得最佳的性能（包括速度和功耗）以及最小的芯片面积。

通常利用人机交互式图形编辑系统，由版图设计人员设计版图中各个器件及器件间的连线。

44利用全定制方法进行设计时，除了要求有人机交互的图形编辑系统支持外，还要求有完整的检查和验证的EDA工具。

这些工具包括设计规则检查（DRC）、电学规则检查（ERC）、连接性检查、版图参数提取（LPE）、电路图提取、版图与电路图一致性检查（LVS）等。

通过这些工具可发现人机交互过程中所造成的版图上的某些错误，然后加以彻底纠正。

但这种设计方法要求设计者具有微电子技术和生产工艺等方面的专业知识，以及一定的设计经验。

而且全定制方法的设计周期长，查错困难且设计成本较高。

556.2半定制设计方法（Semi-CustomDesignApproach）半定制设计方法（Semi-CustomDesignApproach）适用于要求设计成本较低、设计周期较短而生产批量比较小的芯片设计。

一般采用此种方法可迅速设计出产品并投入市场，在占领市场后再用其他方法进行一次“再设计”。

66半定制的含意就是对一批芯片作“单独处理”，即单独设计和制作接触孔和连线以完成特定的电路要求。

这样就使从设计到芯片制作完成的整个周期大大缩短，因而设计和制造成本大大下降。

但基于门阵列的ASIC半定制设计方法的门利用率较低，芯片面积比起全定制设计的芯片要大。

半定制法可分为标准单元和门阵列两种设计方法。

776.2.1标准单元设计方法1.概述基于标准单元的ASIC通常采用预先设计好的称为标准单元的逻辑。

也就是说，在标准单元设计法中，基本电路单元（如与非门、或非门、多路开关、触发器、全加器等）的版图是预先设计好的，且放在EDA工具的版图库中，具有统一的高度。

这部分版图不必由设计者自行设计，这也是称之为“半定制”的原因。

88设计者利用各种EDA工具绘制电路方框图或输入一种电路描述文件，再输入压焊块的排列次序，标准单元法自动设计系统将根据方框图中单元逻辑电路符号与单元电路版图的对应关系，自动布局布线，生成版图。

在布局和布线过程中，布线通道的高度由设计系统根据需要加以调整，当布线发生困难时，将通道间距适当加大，因而布局布线是在一种不太受约束的条件下进行的，可以保证100的布线布通率。

设计者也可以利用标准单元的版图进行人工布局布线。

99一般来讲，人工布局布线的硅片面积利用率较高，但费时较多，容易出错。

标准单元法不要求设计者必须具有专业的半导体工艺知识。

标准单元设计可使ASIC版图布局过程自动化。

标准单元组水平放置，形成行，行与行垂直堆放形成可变的矩形块（设计中可以改变形状），然后可将上述可变矩形块与其他标准单元块或全定制逻辑块相连。

对于标准单元法，虽然每个被调用的单元都是事先设计好的，但制造芯片时的各层掩膜版图则需要根据布图结果进行专门的加工定制，即不同的电路需要一套完整的不同层的掩膜版图，因而无法事先完成部分加工工序。

1010可见，在标准单元设计方法中，ASIC设计人员只需确定标准单元的布局以及在CBIC（CellBasedIC）中的互连即可。

其优点是：

采用了预先设计、预先测试过的具有预定特性的标准单元库，设计人员可省时、省钱、减小风险。

另外，可对每个标准单元进行个别优化。

例如，设计单元库时，可选择标准单元中的每个晶体管，使其速度最快或面积最小。

但CBIC的缺点是要花较多的时间和费用来设计或购买标准单元库，另外，要花费较多的时间为新的ASIC设计制作所有的掩膜层。

1111图6-1示出了铝连线前用标准单元法设计的芯片示意图。

不同的标准单元具有相同的高度，而宽度则根据单元的复杂程度而定。

芯片主要分为3个区域：

四周的IO单元和压焊块；单元部分；布线通道。

电源线和地线在不同的单元中也位于相同的高度。

每一排中的各标准单元的电源线和地线可以自动对齐，相互连接。

由于标准单元本身的信号端都引到了单元的上下两端，因此单元之间的连线都处在布线通道内。

1212图6-1标准单元法设计的芯片示意图（a）UDD、USS在两端;（b）标准单元示意图；（c）标准单元法的版图布置13132.标准单元库单元库中的每个标准单元都采用全定制方法设计。

使用这些预先设计好的具有预定特性的电路，不必做任何全定制设计。

这种设计方式在获得与全定制ASIC同样的性能和灵活性的同时，减少了设计时间，而且风险也较小。

14141）标准单元库的结构特征单元库的结构特征如图6-2所示。

（1）标准单元库包括基本单元、宏单元、I/O单元等。

（2）基本单元和宏单元等高，但一般不等宽。

（3）UDD、USS分别在顶部和底部。

（4）单元的信号端口从顶端、底端或同时从顶底端引出。

（5）CMOS工艺包括双层金属、单层多晶硅、硅栅、N阱等。

1515图6-2单元库的结构特征16162）单元库中各单元的主要功能特点

（1）可升级的SCMOS.TDB很重要，但成熟的是CMOS3.TDB库，它主要包括：

SSI.TDB：

包括基本单元、I/O单元、测试单元。

MSI.TDB：

包括功能单元。

（2）工作电压为37V。

（3）工作温度范围是-55125（国军标），已经通过验证。

（4）设计投片后，系统时钟可工作在20MHz以上。

17173.设计步骤标准单元法的主要设计步骤如下：

首先，设计者利用电路方框图调用电路符号库中的单元电路（如D触发器、与非门）符号，绘制逻辑方框图或利用一种硬件描述语言（如HDL）编写系统设计的程序，这步称为设计输入。

接着，设计输入文件经过编译后，给出一种由中间设计语言IDL（InternecliareDesignLanguage）编写的文件，它可以称为网表（netlist）。

这种网表可能与生产工艺有关，也可能只描述电路原理，与生产工艺和实际电参数无关。

1818在决定生产工艺之后，需要结合工艺参数将此表编译，得出另一种网表（和工艺参数有关的网表），然后进行功能模拟。

若模拟结果符合设计要求，就可以将网表文件送交工厂生产；或者将网表经过版图绘制软件，变成掩模版图送交工厂生产，此掩膜的绘制是由该软件调用单元版图库中的单元版图自动布局布线功能完成的。

在进行功能模拟时，连线分布电容量的值是按公式算出的，可能不符合实际情况。

版图设计好后，分布电容的值就进一步确定了，所以可对原设计进行修正，进行测试模拟（后模拟）。

一个典型的标准单元设计流程如图6-3所示。

1919图6-3典型的标准单元设计流程20206.2.2门阵列设计方法1.概述门阵列是指在一个芯片上把逻辑门排列成阵列形式，这些基本门通常是三输入与非门之类的完备逻辑函数。

每个门具有相同的版图形状，门与门之间暂不相连，因此构成一个未完成的逻辑阵列。

严格地讲，门阵列设计方法是指把单元（若干器件）排列成阵列形式，每个单元内含有若干器件，通过连接单元内的器件使每个单元实现某种类型门的功能，并通过各单元之间的连接实现电路要求的方法。

互连线的确定要根据用户电路的不同而最终完成半定制。

等待做最后布线的门阵列半成品称为母片（Master）。

2121由于芯片内的单元是相同的，因而可以采用统一的掩膜，而且可以完成连线以外的所有芯片的加工步骤（即金属化前的所有工序），这样的芯片可以大量制造并存储起来，在需要时可以从中取出一部分加以“单独处理”。

所谓“单独处理”，就是根据网络的要求，考虑如何进行门的布局和门之间的连线。

这时就需要单独设计和制作用于接触孔相连线的掩膜版。

对于单层布线工艺，需再设计制作两块掩膜版（一为接触孔，另一为金属连线）；对于双层布线工艺，则需4块掩膜版（一为接触孔，一为通孔，另两块分别为第一层金属和第二层金属）。

2222对于一些标准的逻辑门，如与非门、或非门、触发器等可事先将若干个基本单元用确定的连线连接起来，构成所谓的“宏单元”。

这样会加快门阵列的设计过程，因为这时只需对“宏单元”进行布局，并在“宏单元”之间布线即可。

门阵列芯片的制造商为了适应不同规模电路的需要，设计和制作了不同尺寸（含有不同数目的基本单元和不同数目的IO单元及压焊块）的母片供用户选用。

2323对于一个给定的设计要求，可选用该系列中的某一品种；如果此品种由于单元数或压焊块数的限制而不能满足设计要求时，就可选用此系列中另一较大型的品种。

对于给定系列内的所有品种，其栅格结构（GridSystem）是完全相同的。

因此对于同一系列，把某品种上的设计转移到另一品种上是非常容易的。

因此，门阵列的生产周期大大缩短，成本大大下降，掩膜版的成本约为通常情况下的1/41/8，适用于要求周期短而生产批量小的产品的设计。

但门阵列芯片面积的利用率较低，对于较小的门阵列，其门的利用率约为80%90，对于大的门阵列，其门的利用率约为40%60。

2424门阵列母片可以由双极型工艺、MOS工艺和BiCMOS工艺制造。

显然，不同工艺结构的门阵列具有很强的工艺特点。

母片上的元件阵列结构既可以为数字集成电路专用，也可以是数字电路和模拟电路兼容的结构。

只要在母片上预置一些几何尺寸不同、电极独立的晶体管，预置一些电阻、电容等无源器件并使模拟阵列与数字阵列有良好的隔离，就可以得到数模电路兼容的门阵列电路。

2525门阵列电路通常应具有以下部分：

（1）用来与外引线相连接的接线点（也常称为压焊盘）。

（2）输出缓冲单元，用以驱动较重的负载和实现隔离。

（3）分布式电源馈线和地线。

（4）晶体管阵列和二极管阵列。

（5）隐埋层连线，分单层连线和双层金属连线两种。

多一层布线就需要多设计一张连线掩膜，从而增加了设计周期和成本。

2626门阵列的两种典型版图布局如图6-4所示。

两种布局都可划分为三个区域：

四周是压焊块及I/O电路，芯片中间为单元区和连线通道区。

连线通道处于单元之间，连线为一系列垂直方向和水平方向的线段。

如果门阵列允许有双层金属连线，则金属层之间通过“通孔（via）”连接。

一般第一层金属是水平的，第二层是垂直的。

如果只允许单层金属，则水平线段为金属，垂直线段就必须采用多晶硅。

2727图6-4门阵列的两种典型版图布局28282.基于门阵列的ASIC的类型在门阵列（GateArray，GA）或基于门阵列的ASIC中，晶体管在硅圆片上是预先确定的。

门阵列上预先确定的晶体管图案即为基本阵列，基本阵列由最小单元重复排列组成，最小单元即为基本单元（有时称为基元）。

只有上面几层用做晶体管间互连的金属层由设计人员用全定制掩膜方式确定。

为了区别于其他类型的门阵列，这种门阵列称为掩膜式门阵列（MaskedGateArray，MGA）。

设计人员可从门阵列单元库中选择预先设计和具有预定特性的逻辑单元。

门阵列库中的逻辑单元常称为宏单元，因为每个逻辑单元的基本单元的版图是一样的，只有互连（单元内以及单元之间）是定制的，所以门阵列宏单元类似于软件中的宏指令。

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