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VF
IR（IZ）
1．IF：
正向电流，一般定义为该二极管可连续承受的额定正向电流，
不作为可直接测试值。
2．VF：
正向压降，一般是指在规定正向电流IF下量取的正向电压，VF通常与材料有关，通常PN结两边（P区和N区）掺杂浓度比越大，VF也越大，而肖特基类型的二极管由于势垒区的势垒高度较小通常VF较小。
3．IR：
反向漏电流，一般是指在规定的反向电压VR下流过二极管的反向电流。
IR通常与制造工艺有关，理想的二极管其漏电流是由于PN结的少子漂移所引起，其值与温度关系较大。
通常温度每上升10CIR增加一倍。
而实际IR的组成除少子漂移外还与PN结形成及二极管组装工艺中杂质的引入有较大关系。
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VR：
反向耐压，通常是指在规定的反向漏电流IR下二极管所承受
的反向耐电压，与IR类似，VR与制造工艺及材料有关，一般肖特基二极管的反向耐压大多<
500V，同样在二极管的生产工艺中引入的杂质也会引起VR下降。
4．VZ：
稳定电压，在额定的稳定电流IZ下，二极管两端近似稳定的反向电压。
利用二极管反向击穿后，两端电压近似维持不变的原理可以制成稳压二极管，按其稳压值的不同可分为两类：
（1）、击穿，通常VZ〈6V，具有负温度系数。
（2）、雪崩击穿，通常VZ〉6V，具有正温度系数。
5．TRR：
反向恢复时间
理想的二极管当其两端电压极性由正向瞬间变为反向时应在瞬间表现为反向截止特性，但实际情况并非如此。
如下图：
I（A）I（A）
0.5A0.5ATrr
=>
=>
t（ns）0.25At（ns）
1A
造成此现象的原因是空间势垒区的电容效应所致。
测试方法如上图所示，在二极管两端施加A波形电流，量取二极管两端的电流波形如图
B，则从IR=0点到IR=0.25A点所需要的时间即定义为反向恢复时间，
目前也有其他的测试条件及测试判据但与上述方法仅数值上差异，基
本方法一致。
四．二极管的构造及原材料
目前主要有以下四种构造：
1．SILICONECOATEDRECTIFIERS
2．GLASSPASSIVATEDOELLETRECTIFIERS
3．SINTEREDGLASSRECTIFIERS
4．IMPLOSIONRECTIFIERS
其制造材料主要为：
1．DICE-硅制成的PN结芯片
2．引脚-铜质引线
3．封装材料-树脂/玻璃
4．内部SILICON（硅胶）及MOLY等引线材料。
五．制造流程及品管重点
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流程：
品管重点：
单晶硅硅的纯度会影响各项电气参数的一致性。
基片
掺杂直接形成各项电气参数，其制程控制对二极
管品质影响极大。
切割影响芯片的机械性能。
组装
焊接影响可靠性，焊接不良会造成外力作用
下电参数变化
酸洗清洗不干净或引入杂质易引起IR偏大。
上胶作用在于密封PN结芯片防止潮气侵入及
内部杂质的移动引起IR增大同时也可增
强机械强度
封装以树脂包封材料固定二极管本体。
测试区分出正确极性。
印字标示正确的型号及极性
包装出货
六．常见之信赖性实验
A．高温下反向峰值电流
条件：
T=Tambmax（正常工作的最高温度）
Vrm=Vrrm（反向峰值电压）
测试：
漏电流Irm2
B．正向浪涌电流
以Ifsm正弦半波50HZ冲击一次。
Vfm,Irm1
C．引脚拉力及弯曲实验
D．热冲击试验
0C-100C间循环10次
E．耐湿性
85+/-3C，85+/-5%持续500H
F．电耐久性（高温反偏）
高温反偏（塑封-100+/-5C，玻封-150+/-5C，Vrm=Vrrm+/-5%）
G．标志耐久性
条件：
GB4937/4.2方法2
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GB4937/4.2
H．其他项目
1．易燃性：
GB4937/4.1
2．耐焊接热：
260+/-5C10S
3．温度循环：
-40+/-5CTstgmax10次
4．蒸汽加压：
121C202Kpa10H
5．高温储存：
Tstgmax1000H
1~5均测试Vfm,Irm1试验前后变化率作为判据。
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第二章:
晶体三极管Page
具有电流（压）控制功能的三端元件。
二．符号：
NPN型三极管PNP型三极管
三．电参数
通常双极性三极管具有：
Vceo,Vcbo,Vebo,Iceo,Icbo,Iebo,Hfe1
（2）,Vbe（on）,Vce1
（2）,Cob,Ftetc.
场效应管（FET）具有：
Vdss,vgs（th）,Rds（on）,Gfs,Igss,Idss,Ciss,Coss,Crss,Vgss,Vds（on）etc.
上述V***通常为耐压或饱和压降。
I***通常为漏电流。
C***为等效电容。
Hfe为放大倍数。
Cob为结电容Ft工作频率带宽。
Rds（on）为导通阻抗Gfs为导通跨导。
具体定义可参考相关资料。
四．主要分类
A．按结构可分为：
双极型三极管，FET场效应管及达灵顿复合管等。
PNP型三极管
双极型三极管
NPN型三极管
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N-CHANELFET
场效应管（FET）
P-CHANELFET
B．按MONITOR使用的用途又可分为：
电源开关管，行管，开关管，视放管，行推动管等等。
场效应管（FET）是一种具有正向受控作用的半导体器件，有结型场效应管（JFET），绝缘栅型场效应管（IGFET）两种。
N-CHANEL---N沟道FET
JFET
P-CHANEL---P沟道FET
MOSFET---金属-氧化物-半导体FET
IGFET
MNSFET---金属-氮化物-半导体FET
增强型---N沟道增强型FET
N-CHANEL
耗尽型---N沟道耗尽型FET
增强型---P沟道增强型FET
P-CHANEL
耗尽型---N沟道耗尽型FET
五．三极管制造流程
三极管及集成电路中,各种元器件及其相互的连线都是按照统一的工艺流程制造。
该标准工艺流程是根据NPN型晶体三极管的制造过程进行编制的。
基本流程如下：
掩埋层N+扩散外延生长隔离P+扩散基区P扩散
发射区N+扩散薄膜淀积。
A．掩埋层N+扩散：
P型基片（衬底）形成N+掩埋层。
P型硅片
Sio2
衬底氧化表面形成一层具有一定厚度的SIO2
N+区
P型硅片
光刻形成掩埋层窗口进行N+扩散在扩散窗口的区域形成N+掩埋
层。
（扩散温度越高及时间越长掩埋层的厚度越厚）
B．外延生长
在温度1000C-2000C的反应炉内进行，其作用为在P型衬底上生成
一层N型杂质半导体，作为NPN型三极管的集电区。
外延层的厚度
和掺杂浓度决定了三极管的反向击穿电压V（br）ceo的大小。
一般的，
掺杂浓度越低，外延生长层越厚，V（br）ceo越大。
N区
C.形成隔离区
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1.P+扩散隔离：
通过氧化，光刻和P+扩散将外延生长层划分成一个个彼此电绝缘的隔离区，通常各种元件就制造在各自的隔离区内，隔离区也可称为隔离岛。
电绝缘的实现：
在电路中衬底接在最负的电位上，因此各N型隔离岛与P型衬底间形成的PN结反偏。
但由于PN结在反偏时的结电容效应及漏电流使这种工艺无法用在高频应用领域内。
2．介质隔离：
即利用SIO2作为隔离岛周围的绝缘层。
主要工艺过程为：
N型硅片外延生长生成N+掩埋层覆盖在硅片上
利用化学腐蚀形成凹槽氧化生成SIO2膜覆盖在硅片上
外延生长形成多晶硅覆盖层研磨，将N型硅片的背面进行
研磨一直磨到多晶硅为止，至此即形成一个个由二氧化硅形成
的隔离岛。
研磨掉
该技术比较完善，但工艺复杂，成品率低，一般在高性能集成
电路中采用。
C．基区P扩散
其主要过程为在每个隔离岛内通过氧化，光刻和P扩散形成NPN
型三极管的基区，通常基区深度为1~3um
P
P+NNP+
P型衬底
P+NP+
P型衬底4
N+
D．发射区扩散
主要过程为在基区内通过氧化，光刻和N+扩散形成NPN型三极管
的发射区。
发射区深度为0.25~2.5um，发射区N+扩散的同时形成
集电极的引线区。
P+NNNP+
E．薄膜淀积
主要作用为完成晶体三极管各引线和元器件之间的连线，在这个工艺
过程中，先通过氧化和光刻开出各引线窗口，然后在整个片子表面
淀积一层铝（部分高性能的IC如INTEL的CPU已采用铜作为导体）
再按连线图需要，将不需要的部分去掉，然后置于真空中加热，使
铝与硅之间形成良好的电接触。
六．其他集成元件的制造工艺
A．晶体二极管
通常集成电路中的晶体二极管都是由NPN型晶体三极管连接而成。
方法可有两种：
1。
CB结二极管2。
EB结二极管。
方法1实际上
是将三极管EB极短接，而此种方法形成的三极管工作在正向电压
时，由P型正极，N型负极和P型衬底而形成的寄生PNP型三极管
工作在放大区，这将严重影响二极管的性能，而利用发射结作成的
二极管中这个寄生三极管就不存在，因此，大多采用方法2制造
二极管。
若将其作为稳压管，相应的稳压值VZ为：
6~8V，并具有
正温度系数。
B．电阻
集成电路中的电阻有扩散电阻和金属电阻两大类。
1．扩散电阻：
即杂质半导体的体电阻，其阻值决定于掺杂浓度，扩散
深度和扩散窗口的尺寸。
可以由标准发射区N+扩散流程形成N+区电阻也可以由标准基区P扩散形成P区电阻。
一般、N+区电阻阻值很小
为几十Ω，而P区电阻阻值一般为100Ω-20KΩ。
2．金属膜电阻是利用标准薄膜淀积流程在二氧化硅表面淀积一层金属
膜形成温度系数较低的金属膜电阻。
IC中的电阻阻值由于受到芯片有限尺寸的限制，其阻值一般不超过100
KΩ，同时由于分布电容的影响限制了其工作频率。
C．电容
集成电路中的电容大都为PN结反向偏置时的结电容，改变结面积及
施加的反向偏置电压可以控制其电容量。
其中发射结电容可以提供
较大的容量，但其耐压较低为6V左右，集电结电容可以提供的容量
较小但耐压可达50V左右。
IC中也可以采用金属-氧化物-半导体MOS电容即以SIO2为介质，铝
层和发射区N+扩散区作为上，下两极板的平板电容器，其容量取决于扩散窗口尺寸和SIO2厚度而与外加电压无关。
第三章:
集成电路Page
利用微电子技术将多种电子元器件集成在一块芯片上并
可完成特定功能的单元器件。
二．表示符号：
根据具体的功能及器件封装形式不同具有各种表示
符号，无固定表示方式（运放，数字电路常用表示符号见附录）
三．电气参数及单位：
根据各型号应用范围及功能差异具有相应的
电气参数，但一般都有极限工作电压，工作温度，额定消耗功率，消耗电流等常用参数。
四．分类情况：
半导体集成电路薄膜集成电路
1．按制造工艺可分为膜集成电路
混合集成电路厚膜集成电路
TTL
双极型DTL等
2．按基本电路方式可分为ELL
PMOS
单极型NMOS等
CMOS
小规模SSI〈100个元件
中规模MSI（100，1000）个元件
3．按集成度可分为大规模LSI〉1000个元件
超大规模VLSI〉10万个元件。
数字集成电路
4．按功能区分模拟集成电路
混合集成电路
五．制造流程
具体制造流程参考三极管教材，IC封装技术简介见附录。
六．IC失效机理分析
失效的定义:
在正常的使用条件下,因零件本身的原因导致部分或全部功能无法实现的状态.
目前冠捷的主流产品为显示器，其线路中主要IC为：
1.CPU部分2.同步信号处理部分3.电源部分4.场推动部分5.视频放大部分.
按其处理信号的类型又可分为:
数字电路:
IC101,IC102,IC103模拟电路IC601,IC501,模数混合电路IC901,801,IC401ETC.
失效的主要可能原因:
1.IC内部线路设计存在缺陷对使用在裕度较小的条件下部分线路功能失效造成芯片失效.解决方法A.使用者降低要求,增加裕度,合理使用IC.B.推动IC厂商确保IC具有相应的可靠性.
2.静电因素.目前有相当部分的IC失效与静电有关.包含数字电路的IC一般都使用了CMOS技术以降低功耗,增加集成度,同时此类IC失效率相应的也较高.而显然不含CMOS电路,使用裕度较大的IC如IC501则失效率较低.
3.使用因素.在设计及试跑初期,DERATING不足的设计未及时纠正,或主副料导入时未作全面的匹配验证,导致大量导入后,因使用数量的增多使以部分问题显现出来.
4.匹配问题.IC部分数字化以及IIC总线控制技术的引入带来了CPU与外围IC间数据的匹配问题，模拟信号的匹配问题。
模拟信号的匹配问题较易被发现并于早期纠正，而涉及到数据匹配的问题则是相当难分析和解决的。
此点的解决要求必须熟悉软体，并通过调整总线通讯的时序，增加看门狗及掉电保护电路方式解决。
结论：
任何一块IC当它无法在相应的线路中正常工作时，切不可因换一块IC故障即排除而简单判断为IC材质不良，作为工程师要深入分析失效原因，并做相关验证，以寻求真正解决办法。
附录:
集成电路特点Page
1.元器件的匹配性较好,但性能参数的绝对误差大,由于各元件都是采用
同一工艺在同一块硅片上形成,因此同类元器件之间性能参数的相对误差
较小,温度特性一致.但由于生产过程中各道工序的工艺条件难以精确控制
所以,往往会造成前后两批生产出来的产品性能差异较大.
2.寄生参量的影响较为突出.
3.IC中集成的电阻,电容的量值上受到限制,一般电阻的阻值不超过20K
电容量不超出100PF.因为当电阻和电容值太大时占用硅片的面积过大,将
严重影响集成度.
4.由于目前的IC制造工艺,仍不能集成下述元件:
电感,变压器等.
场效应管与双极型三极管比较Page
1.晶体三极管输入端的PN结为正向偏置,因而基极电流较大,相应的输入电阻较小,而JFET输入端的PN结为反偏,MOSFET有绝缘层隔离,因
而它们的栅极电流很小,相应的输入电阻很大.
2.场效应管是利用多子导电的半导体器件,所以,它是一种单极型器件,而
晶体三极管则是空穴和自由电子都参与工作的器件,因此又称为双极型
三极管.
3.小电流,低电压下工作时FET可作为电压控制的可变线性电阻器和导
通电阻很小的无触点电子开关.
4.MOSFET是一种自隔离器件,它的制造工艺比较简单,因此在集成电路中采用MOSFET可以达成较高集成度,故在大规模和超大规模集成电路中MOSFET被大量采用.
晶体零件教材
附录:
IC封装流程Page
一.封装的作用
1.电连接,即将DICE上各引出点通过焊接工艺引出连接在相应引脚上.
2.提供机械支持,便于安装及电焊
3.防止物理,化学及辐射损伤.
4.提供良好的散热条件.
二.基本封装流程简介
1.WAFERMOUNT----贴片
将晶片粘贴在蓝膜上,其作用是在后继工序中保持芯片位置,便于操作
2.WAFERSAW----切片
沿切割道切割晶片,将大直径的晶片切割为芯片单位.
3.DIEATTACH----粘片
将切割下来的芯片粘贴在IC框架上,作用是固定芯片,准备焊接引线
并实现导电和导热.
4.焊线
在芯片和框架管脚之间焊接引线作用为连接芯片焊点和管脚焊点,进
而可以通过管脚连接外部电路.
5.MOLDING模封
将部分框架和焊线后的芯片用树脂模封料封装,作用为进一步固定芯片并保护芯片和引线不受外部物理,化学影响.
6.DEFLASHING去毛刺
除去框架底板上的模封废料,进一步增强功率器件的散热性能.
7.CROPPING切筋
将连接在一起的IC分割为独立的IC单体,作用为提供可安装焊接在
印刷电路板上的元件.
8.SOLDERDIP浸锡
在管脚上镀上锡合金,作用为增强可焊性,并防腐蚀.
9.TEST/MARK测试/打印
将元件测试分类,并按型号激光打印,以确保元件电性能和正确的销售
类型,打印商标和追溯代码.
10.PACKING包装
将元件装入包装材料内,作用为在处理和搬运过程中防止物理或静电
损伤.
二极管原理简介Page
一.二极管内部结构简图
NP
二.二极管单向导电性的原理简介
当P型半导与N型半导体相接触时,由于P区的空穴浓度>
N区的空穴
浓度,而N区的自由电子浓度>
P区的自由电子浓度,因此P区中空穴会
扩散至N区,并与N区电子复合,N区中自由电子扩散P区并与P区空穴复合,结果接触面附近P区留下带负电荷的受主杂质离子而N区留下
带正电荷的施主杂质离子,因此建立了内建电场E形成空间电荷区（也可称为耗尽区,阻挡层,势垒区等）,由内建电场E产生的电势差称为内建
电位差用VB表示
通常当Na（受主杂质浓度）Nd（施主杂质浓度）一定时,VB与Ni有关,通常
Ge的Ni>
Si故一般室温下Ge:
VB=0.2~0.3V;
Si:
VB=0.6~0.8V
由于势垒区的存在使得PN结具有了单向导电性,因为:
1.当外加正向V与内建电场方向相反时,势垒的高度由VB减少为VB-V
这样打破了扩散运动与漂移运动的动态平衡,使P区多子空穴注入N区与N区电子复合.同样N区多子电子注入P区与P区空穴复合形成
正向电流.
2.当外加电压V与内建电场方向相同时,势垒高度由VB变为VB+V,使少
子的漂移运动超过多子的扩散运动,形成反向电流（即漏电流）可以证明
反向电流为一个与反向电压无关而与温度有关的量,一般为nA数量级
通常温度每上升10CIR增加一倍.
三.二极管PN结的击穿特性
当反向电压增大到一定数值时PN结的反向电流随反向电压的增加而
急剧增大,这种现象称为PN结的击穿.
PN结的击穿可分为雪崩击穿和齐纳击穿两种:
1.雪崩击穿
通常击穿电压6V以上VZ具有正温度系数.
当反向电压增大到一定数值时,载流子获锝的动能足以把束缚在共价键中的价电子碰撞出来,产生新的自由电子-空穴对,而新产生的自由电子和空穴在强电场的作用下再碰撞其他中性原子,如此连锁反应使阻挡层中的载流子以几何级数增长导致反向电流急剧增大.
通常雪崩击穿发生在掺杂浓度较低的PN结中,因为这中结的阻挡层较宽,产生碰撞的机会较多.
2.齐纳击穿
一般击穿电压在6V以下,具有负温度系数.
当PN结两边的掺杂浓度很高时,阻挡层将变得很薄,在这种阻挡层中施加
不大的反向电压,就能建立很强的电场将中性原子的价电子直接从共价键中拉出来（此过程称为场致激发）产生的大量价电子导致反向电流急剧增加.
各种三极管结构简图及原理简介-双极型三极管Page
一.双极型三极管.
N
ECEC
BB
NPN型三极管PNP型三极管
B.放大原理
晶体三极管和晶体二极管一样,都是非线性器件.但是在主要特性上有
区别,晶体二极管具有单向导电性,而晶体三极管则具有正向受控作用,即
:
如果加到晶体三极管发射结上的电压为正向电压,加到集电极的电压为
反向电压,则晶体三极管的正向受控作用是指其集电极电流和发射极电流只受正向发射结电压控制而几乎不受反向
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