电子科技大学《数字电路》真题Word文档格式.docx
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∙B.逻辑图
∙C.真值表
∙D.波形图
3.在不影响逻辑功能的情况下，CMOS与非门的多余输入端可______。
∙A.接高电平
∙B.接低电平
∙C.悬空
∙D.通过电阻接地
A.
C.
4.欲产生序列信号11010111，则至少需要______级触发器。
∙A.2
∙B.3
∙C.4
∙D.5
B.
5.一个8位二进制减法计数器，初始状态为00000000，问经过268个输入脉冲后，此计数器的状态为______。
∙A.11001111
∙B.11110100
∙C.11110010
∙D.11110011
6.为构成4096×
16的RAM区，共需1024×
4位的RAM芯片______片。
∙A.64
∙B.8
∙C.16
∙D.32
7.逻辑函数F1=∑A，B，C，D（2，3，5，8，11，13）和F2=∏A，B，C，D（2，4，7，10，12，13）之间满足______关系。
∙A.对偶
∙B.相等
∙C.香农展开
∙D.反演
8.移位寄存器由8级触发器组成，用它构成的扭环形计数器具有______种有效状态；
用它构成的环形计数器具有______种有效状态，构成线性反馈移位寄存器具有______种有效状态。
∙A.16，8，511
∙B.4，8，15
∙C.16，8，255
∙D.8，16，127
9.若要将一异或非门当做反相器（非门）使用，则输入端A、B端的连接方式是______。
∙A.A或B中有一个接“1”
∙B.A或B中有一个接“0”
∙C.A和B并联使用
∙D.不能实现
D.
10.实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的______。
∙A.状态数目更多
∙B.状态数目更少
∙C.触发器更多
∙D.触发器更少
二、{{B}}填空题{{/B}}（总题数：
30.00）
11.（1010110011.0101）2=（______）8421BCD=（______）Gray（即格雷码）。
3.00）
填空项1:
__________________
（正确答案：
693.31251111101010.1111）
12.A的原码为011010，则2A对应的8位原码形式为______，-A的8位补码为______。
0011010011100110）
13.555定时器是一种用途很广泛的电路，除了能组成______触发器、______触发器和______三个基本单元电路以外，还可以接成各种实用电路。
施密特单稳态多谐振荡器）
14.某集成电路芯片，查手册知其最大输出低电平UOLmax=0.4V，最大输入低电平UILmax=0.8V，最小输出高电平UOHmin=2.6V，最小输入高电平UIHmin=2.0V，则其高电平和低电平的噪声容限分别等于______和______。
0.6V0.4V）
15.已知某种计数值中有算数运算41/3=13成立，则该算数运算中操作数的基数是1。
9）
16.若JK触发器原态为“0”，控制输入J=K'
=1，当有效时钟作用后Q*=1。
1）
17.6个变量可以构成______个最大项，它们之积是______，任意两个不同的最大项之和为______。
6401）
18.一个8位数模转换器（DAC）的最小输出电压增量为0.02V，当输入代码为11011010时，输出电压UO=______V；
ADC（模数转换器）的两个最重要的指标是______和______。
4.36转换速度转换精度）
19.用卡诺图求逻辑函数F=∑W，X，Y，Z（4，7，9，13，15）+d（5，6）的最简和之积表达式（或与表达式）为1。
（W+X）（W'
+Z）（X+Y'
））
20.用2048×
12的ROM芯片，最多能实现______个输入、______个输出的组合逻辑函数。
1112）
三、{{B}}逻辑函数化简{{/B}}（总题数：
2，分数：
21.将下列逻辑函数化简成最简或非-或非表达式：
10.00）
__________________________________________________________________________________________
正确答案：
（解：
[*]取其对偶式：
[*]则有：
[*]化为最简或非-或非表达式：
[*]）
22.试用卡诺图求出函数F=F1·
F2，并将F化简成最简与非-与非表达式。
已知函数F1和F2如下（要求分别画出F1、F2及F的卡诺图）：
F1（A,B,C,D）=∑m（1,3,5,6,7,9,11,12,13,14,15）
F2（A,B,C,D）=∏M（2,3,8,9,10,14）
画出卡诺图如图所示。
[*]得出逻辑函数并且化简成最简与非-与非表达式：
[*]）
四、{{B}}{{/B}}（总题数：
1，分数：
23.只用一片如图1所示四选一数据选择器实现逻辑函数F=A·
B+C·
D+（B?
C）'
（不允许用逻辑门电路辅助，输入只提供原变量）。
写出设计过程。
画出卡诺图如图2所示。
[*]可得：
F=B'
·
C'
1+B'
C·
D+B·
A+B·
1画出设计电路如图3所示。
五、{{B}}{{/B}}（总题数：
分析图中的时钟同步状态机。
（1）.写出激励方程、输出方程、转移/输出表及状态/输出表（状态Q1Q2=00～11使用状态名A～D）。
（激励方程：
[*]
输出方程：
转换方程式：
转移/输出表如表1所示。
{{B}}表1{{/B}}
Q1Q2
X
1
00
01
10
11
00,0
11,1
10,1
01,1
10,0
状态/输出表如表2所示。
{{B}}表2{{/B}}
S
A
B
C
D
A,0
D,1
C,1
B,1
C,0
）
（2）.假设机器的起始状态为00，请写出当输入X=110010001时的输出序列Z。
（输出序列Z为：
X：
110010001Z：
110011110S：
ACBAACDCDC）
六、{{B}}{{/B}}（总题数：
24.根据图1（a）所示电路和附图1（b）中所给出的激励波形，分析并画出对应输出y的波形图（设起始状态为QD，QJK=00）。
画出所示电路图对应的波形图如图2所示。
[*]对应输出Y的波形如图3所示。
七、{{B}}{{/B}}（总题数：
15.00）
74LS190的功能表及电路如图所示，74LS190是BCD加减计数器，当DNUP=0，QA～QD=1001时，MXMN=1；
当DNUP=1，QA～QD=0000时，MXMN=1。
试分析图中用2片74LS190器件构成的电路，要求：
{{B}}74LS190功能表{{/B}}
GN
LDN
DNUP
CLK
功能
×
保持
预置数
↑
加计数
减计数
（1）.画出每个74LS190器件的状态转换表（或状态转换图）；
7.50）
（DNUP，加法，A=B=C=D=0。
画出每个74LS190器件的状态转换表如表所示。
[*]
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
（2）.说明图示电路的计数模是多少。
（图示电路的计数模是60。
八、{{B}}{{/B}}（总题数：
25.对于滑窗型的序列检测器，用来检测串行二进码输入序列，若当前输入及前面4个输入中有3个“1”和2个“0”且最初的2个输入均为“1”时，输出为1，否则输出为0，设计能完成该逻辑功能的同步时序电路。
要求写出状态转换/输出图或状态转换/输出表。
最简状态转换表如表1所示。
状态分配表如表2所示。
{{B}}
表2
{{/B}}
状态S
S0
000
S1
001
S2
010
S3
011
S4
100
S5
101
S6
110
S7
111
状态转移表如表3所示。
{{B}}表3{{/B}}
Q2Q1Q0
Y
所以可得状态转移方程如下：
电路图如图所示。
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