数字电子技术基础复习题Word文档下载推荐.docx
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5•把与非门的所有输入端并联作为一个输入端，此时它相当于一个
门。
非
6.逻辑函数式FABCABC的逻辑值为：
。
1
7.逻辑函数FA
BCD的反函数F=
8.移位寄存器具有
数码和移位的功能。
寄存
9.
已知某函数F
BACDAB
C云，该函数的反函数F=
（
FBACD
ABCD
）；
丫3=
逻辑电路
10.下图所示电路中，丫1=（
组合、时序
2.从一组输入数据中选出一个作为数据传输的常用组合逻辑电路叫做
数据选择器
3.用于比较两个数字大小的逻辑电路叫做o
数值比较器
4.驱动共阳极七段数码管的译码器的输出电平为有效，而驱动共阴极
的输出电平为有效。
低、高
5.一个8选1的多路选择器（数据选择器），应具有个地址输
入端。
3个
6.编码器的逻辑功能是把输入的高低电平编成一个，目前
经常使用的编码器有普通编码器和优先编码器两类。
二值代码
7.译码器的逻辑功能是把输入的二进制代码译成对应的信号，
常用的译码器有二进制译码器，二-十进制译码器和显示译码器三类。
输出高、低电平
8.74LS138是3线一8线译码器，译码为输出低电平有效，若输入为AAA=110
时，输出Y7Y6Y5YY3Y2YY0应为（）。
触发器
1.触发器按功能分类有JK触发器，，和T触发器等四种触发器答：
SR触发器，D触发器
2.由于触发器有个稳态，它可以记录位二进制码，存储8
位二进制信息需要个触发器。
2,1,8
3.触发器按照逻辑功能的不同可以分为SR触发器、、T触发器
和D触发器等几类。
JK触发器
4.触发器按照逻辑功能的不同可以分为、、
、等几类。
SR触发器、JK触发器、T触发器、D触发器
5.一个触发器有个稳态，它可以存储位二进制码。
2、1
6.主从型JK触发器的特性方程I'
=o
1=-了
7.用4个触发器可以存储位二进制数。
4
8.由D触发器转换成T触发器，其转换逻辑为D=o
T㊉Q
9.TTL集成JK触发器正常工作时，其Rd和S；
端应接（）电平。
高
时序逻辑电路
1.所谓时序逻辑电路是指电路的输出不仅与当时的有关，而且与
电路的有关。
输入，历史状态
2.含有触发器的数字电路属
于逻辑电路。
时序
3.
式和式两
计数器按照各触发器是否同时翻转分为种。
同步，异步
4.某计数器状态转换图如图，该电路为制计数器。
5
5•某计数器的输出波形如图1所示，该计数器是进制计数器
6.N个触发器可以构成最大计数长度（进制数）为
的计数器。
个无效状
7•若要构成七进制计数器，最少用个触发器，它有
^态。
31
8.若要构成十进制计数器，至少用个触发器，它有个无
效状态。
46
9.串行传输的数据转换为并行传输数据时，可采用寄存器。
移位
10.组成计数器的各个触发器的状态，能在时钟信号到达时同时翻转，它属
于计数器。
同步
11.组成计数器的各个触发器的状态，在时钟信号到达时不能同时翻转，它属于计数器。
异步
12.两片中规模集成电路10进制计数器串联后，最大计数容量为（）
位。
100
13.驱动共阳极七段数码管的译码器的输出电平为（）有效。
低
二、选择题
1.若要对50个编码对象进行编码，则至少需要位二进制代
码编码。
A.5B.6C.10D.50
B
2.用8421码表示的十进制数65，可以写成o
A.65B.[1000001]bcdC.[01100101]bcdD.[1000001]2
C
3.如果一个二进制编码器有
6位输出代码，则该编码器最多可以对（
）个
输入信号进行编码
②16③32④64
④
4.与二进制数00100011相应的十进制数是（
（a）35
A
（b）19（c）23
（d）67
1.R（A,B,C,D）
（2,3,4,8,9,10,14,15），F?
ABCABCABCDABCACD,它
们的逻辑关系是（
CF-iF20
DF1和F2互为对偶式
AF1F2B
A
2.可以代换下图所示组合电路的一个门电路是
A、与非门
B、或非门
C、与或非门
D、异或门
3.由幵关组成的逻辑电路如图所示，
如果幵关接通为“1”，断幵为“
0”，电灯亮为“1”，电灯暗为“0”,
则该
电路为
A“与”
B、“或”门
HL
C“非”
B
4.在何种情况下,
运算的结果是逻辑“
0”。
A.全部输入为“0”
B.全部输入为“1”
C.任一输入为“0”，其他输入为“1”D.任一输入为“1答:
D
5.指出下列各式中哪个是四变量A、B、C、D的最小项
A.ABC;
B.A+B+C+D;
C.ABCDD.A+B+D
C
6.测得某逻辑门输入A、B和输出F的波形如图所示，则F（A，B）的表达式为
A.F=ABB.F=AB
C.F=ABD.F=A㊉B
7.函数F（A,B,C）二AB+AC的最小项表达式为（）
A.Z=ABC+ABC+ABCB.
Z=ABC+ABC+ABC
C.-—:
赛［:
一D.
ABCABCABC
&
二输入端的或非门，其输入端为
AB,输出端为Y,则其表达式Y=
A.ABB.ABC.ABD.A+B
9.指出下列各式中哪个是四变量A、E、C、D的最小项
A.ABCB.A+B+C+DC.ABCDD.A+B+D
10.最小项Abcd的逻辑相邻最小项是
A.AB
B.AB
C.AB
D.A+B
A.ABCDB.
ABCDC.
ABCDD.
ABCD
11.逻辑函数的表示方法中具有唯性的是
A.真值表B.
表达式C.
逻辑图D.
硬件描述语言
12.逻辑函数F=a（A
B）=0
A.BB.
AC.
ABD.
AB
13.二输入端的或非门，其输入端为
O
14.L二AB+C的对偶式为：
（）
A、A+BC;
B.（A+B）C;
C.A+B+C;
D.ABC;
15.逻辑函数F=A（AB）二（）。
A.BB.AC.ABD.AB
16.函数F=A㊉B与G=AB+AB（）
A.互为对偶式B.互为反函数C.相等D.以上答案都不对
17.函数F=AB+AC+BC+CD+D的最简与或式为（）
A.1B.0C.ABD.AB+D
18.函数F（A,B,C）=AB+BC+AC的最小项表达式为（）。
A.F（A,B,C）=刀m（0,2,4）B.（A,B,C）=刀m（3,5,6,7）
C.F（A,B,C）=刀m（0,2,3,4）D.F（A,B,C）=刀m（2,4,6,7）
19.一只四输入端或非门，使其输出为1的输入变量取值组合有（）种。
A.15B.8C.7D.1
20.函数F=AB+BC使F=1的输入ABC组合为（）
A.ABC=000B.ABC=010C.ABC=101D.ABC=110
D
21.已知某电路的真值表如下，该电路的逻辑表达式为（）
AYCB.
YABC
YBCC
ABC
Y
000
100
001
101
010
110
011
111
YABCC
22.逻辑图和输入A,B的波形如图所示，分析当输出F为“1”的时
刻，应是（）
（a）ti（b）t2（c）t3（d）无
组合逻辑电路
1.74LS138是3线-8线译码器，译码输出为低电平有效，若输入
aaa=ioo时，输出二o
A、00010000，B、C、D、
2.在下列逻辑电路中，
不是组合逻辑电路的是（
）0
A、译码器B
、编码器C
、全加器
、寄存器
3.在下列逻辑电路中，
A.译码器B.
编码器C.
全加器
D.
寄存器
Y=o
5.七段显示译码器是指的电
A.将二进制代码转换成0〜9数字B.
C.将0〜9数字转换成BCD码D.答：
6.组合逻辑电路通常由组合而成。
A.门电路B.触发器C.
路。
将BCD码转换成七段显示字形信号
将七段显示字形信号转换成BCD码
计数器D.寄存器
A.ABCABCABCABC
B.
ABCABC
C.
BC
7.十六路数据选择器，其地址输入端有个
A.16B.2C.4D.8
8.TTL集成电路74LS138是3/8线译码器，译码器为输出低电平有效，若输入为A2A1A0=101时，输出:
'
■'
二'
为（）。
A.00100000;
;
D.00000100
9.用四选一数据选择器实现函数
A.D0=D2=0，D1=D3=1
C.D0=D1=0，D2=D3=1
Y="
A0AAo，应使
B.D0=D2=1，D1=D3=0
D.D0=D1=1，D2=D3=0
10.一个8线-3线优先编码器
74LS148，输入是低电平有效,
当输入最高位和最
低位同时为1而其余位为0时，则其输出编码应为（
B.001
C.100
D.000
11.8—3线优先编码器（74LS148）中，8条输入线匚〜匚同时有效时，优先级最高为17线，则Y2Y1Y0输出线的状态是（）
A.000B.010C.101D.111
12.引起组合逻辑电路中竟争与冒险的原因是（）
A.逻辑关系错；
B.干扰信号；
C.电路延时；
D.电源不稳
^定。
13.一个16选一的数据选择器，其地址输入（选择控制输入）端的个数是（）
A.1B.2C.4D.16
14.半加器和的输出端与输入端的逻辑关系是（）
A、与非B、或非C、与或非D、异或
15.逻辑数F=AB+BC，当变量的取值为（）时，将出现冒险现象。
A.B=C=1B.B=C=0C.A=1，C=0D.A=0，B=0
16.一个二一十进制译码器，规定输出为低电平有效，当输入代码DCBA=1001寸
其输出Y0Y1Y2Y3WY5Y6YY8Y9=（）
①__
17.已知74LS138译码器的输入三个使能端（—Ei=1-E2A=E2b=0）时，地址码
AAA=011，则输出丫7〜％是（）。
18.在二进制译码器中，若输入有4位代码，则输出有个信号。
（a）2（d）4（c）8（d）16
1.下列触发器中没有约束条件的是O
A.基本RS触发器B.主从RS触发器
C.钟控RS触发器D.边沿D触发器
2.一个T触发器，在T=1时，加上时钟脉冲，则触发器o
A.保持原态B.置0C.置1D.翻转
3.对于JK触发器，若J=K，则可完成触发器的逻辑功能。
A.RSB.DC.TD.T/
4.T触发器中，当T=1时，触发器实现（）功能。
A、置1B、置0C、计数D、保持
5.在CP作用下，欲使T触发器具有Qn1=Qn的功能，其T端应接（）
6.已知某触发的特性表如下（A、B为触发器的输入）其输出信号的逻辑表达式
Qn+1
说明
Qn
保持
置0
置1
翻转
n1nnn1n•n
A.Qn+1=AB.QAQAQC.QAQBQD.Qn+1=B
7.下图中，满足d=q的触发器是。
8.下列电路中，只有（
）不能实现
qT=q
①
CP
n
9.逻辑电路如图所示，当A二“0
B=“1”时，C脉冲来到后，D触发
（a）具有计数功能（b）保持原状态（c）置“0”（d）置
1.时序逻辑电路中一定包含
A、触发器
、组合逻辑电路
C、移位寄存器
D、译码器
2.
）°
、与触发器有关D、与电平
在同步计数器中，各触发器状态改变时刻（
A、相同B、不相同C
相同
3.同步时序逻辑电路和异步时序逻辑电路比较，其差别在于后
者°
A.没有触发器B.没有统一的时钟脉冲控制
C.没有稳定状态D.输出只与内部状态有关
4.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0,在4个
移位脉冲CP作用下，四位数据的移位过程是（）
A.1011--0110--1100--1000--0000B.
1011--0101--0010--0001--0000
1011--1010--1001--1000—0111
101
5.某计数器的状态转换图如右:
其计数的容量为（）
A.8B.5
C.4D.3
6.同步时序逻辑电路和异步时序逻辑电路比较，其差别在于后者
7.在移位寄存器中采用并行输出比串行输出。
A.快B.慢C.一样快D.不确定
8.在同步计数器中，各触发器状态改变时刻（）。
A、相同B、不相同C、与触发器有关D、与电平相同
9.8位移位寄存器，串行输入时经个脉冲后，8位数码全部移
入寄存器中。
A.1B.2C.4D.8
10.同步时序逻辑电路和异步时序逻辑电路比较，其差别在于后者o
C.没有稳定状态
输出只与内部状态有关
11.某计数器的状态转换图如下,其计数的容量为（）
A.八B.五
C.四D.三
11
01
10
0000
12.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0,在4
个移位脉冲CP作用下，四位数据的移位过程是（）
A.1011--0110--1100--1000--0000
C.1011--1100--1101--1110--1111
B.1011--0101--0010--0001--0000
D.1011--1010--1001--1000—0111
13.四个触发器组成的环行计数器最多有（
）个有效状态。
A.4
B.6
C.8D.16
14.N个触发器可以构成最大计数长度（进制数）为的计数
器。
A.NB.2C.N2D.2n
15.如图时序电路的初始状态为
Q2Q1Q0000，经过两个时钟脉冲作用后其状态
A、Q2Q1Q0001B、Q2Q1Q0011
CC.Q2Q1Q0111
Dd.Q2Q1Q0110
16.某计数器由四个触发器组成，触发器时钟脉冲CP及输出端Q、q2、Q1、Q的
波形如图所示，高位到低位依次是Q到Q，则该计数器是（）计数器
A、十二进制加法
B、十二进制减法
C、十进制加法
D、十一进制加法
17.如果触发器的次态仅取决于
123456789101112
CP_一_一1_一_工一_工一_一_一_一_一_一_
Q0_IIIIII
Qi_丨丨丨I
Q2I
Q3-
图16
CP（）时输入信号的状态，就可以克服空翻
A.
上升（下降）沿B.高电平
低电平
疋
18.
下列电路中，不属于时序电路的是（
①移位寄存器②触发器③一位全加器
无法确
④十进制计数器
19.
则经过4个移位脉冲后其状
一个移位寄存器初态为0000,若输入始终为1
态为（）
①0001②0111③1110④1111
20.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0,在4
个移位脉冲CP作用下，四位数据的移位过程是（）。
A.1011--0110--1100--1000--0000B.1011--0101--0010--0001--0000
C.1011--1100--1101--1110--1111D.1011--1010--1001--1000--0111
21.如图所示时序逻辑电路为（）。
⑻移位寄存器
（b）同步二进制加法计数器
（c）异步二进制减法计数器（d）异步二进制加法计数器
22•如图所示逻辑电路为（）。
QQ
⑻同步二进制加法计数器
（b）异步二进制加法计数器C
0e
JoQ
*
—4
<
J1Q-
（c）同步二进制减法计数器
R
KoQo
1J
匕Q口
V
（d）异步二进制减法计数器
23.某时序逻辑电路的波形如图所示，由此判定该电路是（）
（a）二进制计数器（b）十进制计数器
（c）移位寄存器（d）五进制计数器
三、判断题
1.因为BCD码是一组四位二进制数，所以BCD码能表示十六进制以内的任何一个数码。
（X）2.逻辑变量的取值，1比0大。
（X）
1.逻辑函数表达式的化简结果是唯一的。
（X）
2.逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。
（v）
3.约束项就是逻辑函数中不允许出现的变量取值组合，用卡诺图化简时，可将约束项当作1,也可当作0。
（V）
4.逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。
（V）
5.因为逻辑表达式A+B+AB二A+成立，所以AB=0成立。
（X）
1.组合逻辑电路有记忆功能。
2.优先编码器的编码信号是相互排斥的，不允许多个编码信号同时有效。
3.八路数据分配器的地址输入（选择控制）端有8个。
4.组合电路有记忆功能。
5.二进制译码器相当于是一个最小项发生器，便于实现组合逻辑电路。
（V）
6.八路数据分配器的地址输入（选择控制）端有8个。
（X）
7.组合电路有记忆功能。
8.寄存器、编码器、译码器、加法器都是组合电路逻辑部件。
9.约束项就是逻辑函数中不允许出现的变量取值组合，用卡诺图化简时，可将
约束项当作1,也可当作o。
10.优先编码器只对同时输入的信号中的优先级别最高的一个信号编码。
（V）触发器
1.JK触发器要实现Q+1=1时，J、K端的取值为J=1,K=0o（V）
2.触发器的异步复位端R不受CP脉冲的控制。
3.D触发器的特性方程为Qn+1=D，与Qn无关，所以它没有记忆功能。
4.JK触发器要实现Q+1=1时，J、K端的取值为J=1,K=0o（V）
5.JK触发器只有J、K端同时为1,则一定引起状态翻转。
6.触发器的异步复位端R不受CP脉冲的控制。
（V）
1.计数器除了能对输入脉冲进行计数，还能作为分频器用。
2.同步时序电路具有统一的时钟CP控制。
3.时序逻辑电路的输出状态与前一刻电路的输出状态有关，还与电路当前的输入变量组合有关。
4.同步时序逻辑电路中的无效状态是由于状态表没有达到最简所造成的
5.二进制计数器既可实现计数也可用于分频。
（V）
6.计数
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