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1、5把与非门的所有输入端并联作为一个输入端，此时它相当于一个 门。非6.逻辑函数式F ABC A B C的逻辑值为： 。 17.逻辑函数F AB CD的反函数F =8.移位寄存器具有数码和移位的功能。寄存9.已知某函数FB A CD ABC云，该函数的反函数F =（F BACDABC D）；丫3 =逻辑电路10.下图所示电路中， 丫1 =（组合、时序2.从一组输入数据中选出一个作为数据传输的常用组合逻辑电路叫做数据选择器3.用于比较两个数字大小的逻辑电路叫做 o数值比较器4.驱动共阳极七段数码管的译码器的输出电平为 有效，而驱动共阴极的输出电平为 有效。低、高5.一个8选1的多路选择器（数据选择

2、器），应具有 个地址输入端。3个6.编码器的逻辑功能是把输入的高低电平编成一个 ，目前经常使用的编码器有普通编码器和优先编码器两类。二值代码7.译码器的逻辑功能是把输入的二进制代码译成对应的 信号，常用的译码器有二进制译码器，二-十进制译码器和显示译码器三类。输出高、低电平8. 74LS138是3线一8线译码器，译码为输出低电平有效，若输入为 AAA=110时，输出 Y7Y6Y5YY3Y2YY0 应为（ ）。触发器1.触发器按功能分类有JK触发器， ， 和T触发器等四 种触发器 答：SR触发器，D触发器2.由于触发器有 个稳态，它可以记录 位二进制码，存储8位二进制信息需要 个触发器。2, 1

3、, 83.触发器按照逻辑功能的不同可以分为 SR触发器、 、T触发器和D触发器等几类。JK触发器4.触发器按照逻辑功能的不同可以分为 、 、 、 等几类。SR触发器、JK触发器、T触发器、D触发器5.一个触发器有 个稳态，它可以存储 位二进制码。2、16.主从型JK触发器的特性方程 I = o1 = -了7 .用4个触发器可以存储 位二进制数。 48.由D触发器转换成T触发器，其转换逻辑为 D= o T Q9.TTL集成JK触发器正常工作时，其 Rd和S；端应接（ ）电平。高时序逻辑电路1.所谓时序逻辑电路是指电路的输出不仅与当时的 有关，而且与电路的 有关。输入，历史状态2.含 有 触 发

4、器 的 数 字 电 路 属于 逻辑电路。时序3.式和 式两计数器按照各触发器是否同时翻转分为 种。同步，异步4.某计数器状态转换图如图，该电路为 制计数器。 55某计数器的输出波形如图1所示，该计数器是 进制计数器6. N个触发器可以构成最大计数长度（进制数）为的计数器。个无效状7 若要构成七进制计数器，最少用 个触发器，它有态。3 18.若要构成十进制计数器，至少用 个触发器，它有 个无效状态。4 69.串行传输的数据转换为并行传输数据时，可采用 寄存器。移位10.组成计数器的各个触发器的状态，能在时钟信号到达时同时翻转， 它属于 计数器。同步11.组成计数器的各个触发器的状态，在时钟信号到

5、达时不能同时翻 转，它属于 计数器。异步12.两片中规模集成电路10进制计数器串联后，最大计数容量为（ ）位。10013.驱动共阳极七段数码管的译码器的输出电平为（ ）有效。低二、选择题1.若要对50个编码对象进行编码，则至少需要 位二进制代码编码。A.5 B. 6 C. 10 D. 50B2.用8421码表示的十进制数 65，可以写成 oA.65 B. 1000001 bcd C. 01100101 bcd D. 1000001 2C3.如果一个二进制编码器有6位输出代码，则该编码器最多可以对（）个输入信号进行编码16 32 644.与二进制数00100011相应的十进制数是（a） 35 A

6、（b） 19 （c） 23（d） 671. R（A, B,C,D）（2,3,4,8,9,10,14,15），F?ABC ABC ABCD ABC ACD ,它们的逻辑关系是（C F-i F2 0D F1和F2互为对偶式A F1 F2 BA2.可以代换下图所示组合电路的一个门电路是A、与非门B 、或非门C、与或非门D 、异或门3.由幵关组成的逻辑电路如图所示，如果幵关接通为“1”，断幵为“0”，电灯亮为“1 ”，电灯暗为“ 0”,则该电路为A “与”B、“或”门HLC “非” B4.在何种情况下,运算的结果是逻辑“0”。A .全部输入为“ 0”B.全部输入为“ 1”C.任一输入为“0”，其他输入

7、为“ 1” D.任一输入为“ 1 答: D5.指出下列各式中哪个是四变量 A、B、C、D的最小项A.ABC ; B. A+B+C+D; C.ABCD D. A+B+D C6.测得某逻辑门输入 A、B和输出F的波形如图所示，则 F （A，B）的表达式为A.F=AB B. F= A BC.F= AB D. F=A B7.函数F（A,B,C）二AB+AC的最小项表达式为（ ）A. Z= ABC+ ABC+ABC B.Z= ABC+ABC+ ABCC. - :赛:一 D.ABC ABC ABC&二输入端的或非门，其输入端为A B,输出端为Y,则其表达式Y=A. AB B. AB C. A B D. A

8、+B9.指出下列各式中哪个是四变量A、E、C、D的最小项 A. ABC B. A+B+C+D C. ABCD D. A+B+D10.最小项Abcd的逻辑相邻最小项是 A. ABB. ABC. A BD. A+BA. ABCD B.ABCD C.ABCD D.ABCD11.逻辑函数的表示方法中具有唯 性的是A .真值表 B.表达式 C.逻辑图 D.硬件描述语言12.逻辑函数F=a （AB） = 0A. B B.A C.A B D.A B13.二输入端的或非门，其输入端为O14.L二AB+C的对偶式为：（ ）A、 A+BC ; B. （A+B） C ; C. A+B+C ; D. ABC ;15.

9、逻辑函数 F=A （A B）二（ ）。A. B B. A C. A B D. A B16.函数 F=A B 与 G= A B +AB （ ）A .互为对偶式 B.互为反函数 C.相等 D.以上答案都不对17.函数F=AB+ AC+BC+CD+ D的最简与或式为（ ）A. 1 B.0 C. AB D. AB+ D18.函数F（A,B,C）=AB+BC+AC 的最小项表达式为（ ）。A . F（A,B,C）=刀 m （0, 2, 4） B. （A,B,C）=刀m （3, 5, 6, 7）C. F（A,B,C）=刀m （0, 2, 3, 4） D. F（A,B,C）=刀 m （2, 4, 6, 7）

10、19.一只四输入端或非门，使其输出为 1的输入变量取值组合有（ ） 种。A. 15 B. 8 C . 7 D. 120 .函数F=AB+BC使F=1的输入 ABC组合为（ ）A. ABC=000 B. ABC=010 C . ABC=101 D. ABC=110D21.已知某电路的真值表如下，该电路的逻辑表达式为 （）A Y C B.Y AB CY BC CABCY0 0 01 0 00 0 11 0 10 1 01 1 00 1 11 1 1Y ABC C22.逻辑图和输入A, B的波形如图所示，分析当输出F为“1 ”的时刻，应是（ ）（a） ti （b） t2 （c） t3 （d） 无组合

11、逻辑电路1.74LS138 是3线-8线译码器，译码输出为低电平有效，若输入aaa=ioo 时，输出二 oA、00010000， B、C、D、2.在下列逻辑电路中，不是组合逻辑电路的是（）0A、译码器 B、编码器 C、全加器、寄存器3.在下列逻辑电路中，A. 译码器 B.编码器 C.全加器D.寄存器Y= o5.七段显示译码器是指 的电A.将二进制代码转换成09数字B.C.将09数字转换成BCD码 D. 答：6.组合逻辑电路通常由 组合而成。A.门电路 B. 触发器 C.路。将BCD码转换成七段显示字形信号将七段显示字形信号转换成 BCD码计数器 D. 寄存器A. ABC ABC ABC ABC

12、B.ABC ABCC.BC7.十六路数据选择器，其地址输入端有 个A. 16 B. 2 C. 4 D. 88.TTL集成电路74LS138是3 / 8线译码器，译码器为输出低电平有效，若 输入为 A2A1A0 =101 时，输出: 二为（ ）。A. 00100000 ; D.000001009.用四选一数据选择器实现函数A.D0=D2=0，D1=D3=1C.D0=D1=0，D2=D3=1Y= A0 AAo，应使 B.D0=D2=1，D1=D3=0D.D0=D1=1，D2=D3=010. 一个8线-3线优先编码器74LS148，输入是低电平有效,当输入最高位和最低位同时为1而其余位为0时，则其输

13、出编码应为（B. 001C. 100D . 00011.8 3线优先编码器（74LS148）中，8条输入线匚匚同时有效时，优先级 最高为17线，则Y2 Y1Y0输出线的状态是（ ）A. 000 B. 010 C. 101 D. 11112.引起组合逻辑电路中竟争与冒险的原因是（ ）A.逻辑关系错； B.干扰信号； C.电路延时； D.电源不稳定。13.一个16选一的数据选择器，其地址输入（选择控制输入）端的个数是（）A.1 B.2 C.4 D.1614.半加器和的输出端与输入端的逻辑关系是 （ ）A、与非B、或非 C、 与或非 D、异或15.逻辑数F=AB +BC，当变量的取值为（ ）时，将出

14、现冒险现象。A. B=C=1 B. B=C=0 C. A=1 ，C=0 D. A=0 ，B=016.一个二一十进制译码器，规定输出为低电平有效，当输入代码 DCBA=1001寸其输出 Y0Y1Y2Y3WY5Y6YY8Y9 =（ ） _ _17.已知74LS138译码器的输入三个使能端（Ei=1- E2A = E 2b=0）时，地址码AAA=011，则输出丫7是（ ） 。18.在二进制译码器中，若输入有 4位代码，则输出有 个信号。（a） 2 （d） 4 （c） 8 （d） 161.下列触发器中没有约束条件的是 OA.基本RS触发器 B.主从RS触发器C.钟控RS触发器 D.边沿D触发器2.一个

15、T触发器，在T=1时，加上时钟脉冲，则触发器 oA.保持原态 B. 置0 C. 置1 D. 翻转3.对于J K触发器，若J=K，则可完成 触发器的逻辑功能。A.RS B.D C.T D.T /4.T触发器中，当T=1时，触发器实现（）功能。A、置1 B、置0 C、计数 D、保持5.在CP作用下，欲使T触发器具有Qn 1=Qn的功能，其T端应接（ ）6.已知某触发的特性表如下 （A、B为触发器的输入）其输出信号的逻辑表达式Qn+1说明Qn保持置0置1翻转n 1 n n n 1 n nA. Qn+1 = A B. Q AQ AQ C. Q AQ BQ D. Qn+1 = B7.下图中，满足d =q

16、的触发器是 。8.下列电路中，只有（）不能实现qT=qCPn9.逻辑电路如图所示，当A二“ 0B= “1 ”时，C脉冲来到后，D触发（a） 具有计数功能 （b）保持原状态 （c） 置“ 0” （d） 置1.时序逻辑电路中一定包含A、触发器、组合逻辑电路C、移位寄存器D、译码器2.）、与触发器有关 D、与电平在同步计数器中，各触发器状态改变时刻（A、相同 B 、不相同 C相同3.同步时序逻辑电路和异步时序逻辑电路比较，其差别在于后者 A.没有触发器 B. 没有统一的时钟脉冲控制C.没有稳定状态 D. 输出只与内部状态有关4.有一个左移移位寄存器，当预先置入 1011后，其串行输入固定接 0,在4

17、个移位脉冲CP作用下，四位数据的移位过程是（ ）A. 1011-0110-1100-1000-0000 B.1011-0101-0010-0001-00001011-1010-1001-1000 01111015.某计数器的状态转换图如右: 其计数的容量为（ ）A. 8 B. 5C. 4 D. 36.同步时序逻辑电路和异步时序逻辑电路比较，其差别在于后者 7.在移位寄存器中采用并行输出比串行输出 。A.快 B. 慢 C. 一样快 D. 不确定8.在同步计数器中，各触发器状态改变时刻（ ）。A、相同B、不相同 C、与触发器有关 D、与电平相同9.8位移位寄存器，串行输入时经 个脉冲后，8位数码全

18、部移入寄存器中。A. 1 B.2 C. 4 D.810.同步时序逻辑电路和异步时序逻辑电路比较，其差别在于后者 oC.没有稳定状态输出只与内部状态有关11.某计数器的状态转换图如下, 其计数的容量为（ ）A .八 B.五C.四 D.三11011000 0012.有一个左移移位寄存器，当预先置入 1011后，其串行输入固定接 0,在4个移位脉冲CP作用下，四位数据的移位过程是（ ）A. 1011-0110-1100-1000-0000C. 1011-1100-1101-1110-1111B.1011-0101-0010-0001-0000D.1011-1010-1001-1000 011113.

19、四个触发器组成的环行计数器最多有 （）个有效状态。A.4B. 6C. 8 D.1614.N个触发器可以构成最大计数长度（进制数）为 的计数器。A. N B.2 C. N2 D. 2n15.如图时序电路的初始状态为Q2Q1Q0 000，经过两个时钟脉冲作用后其状态A、Q2Q1Q0 001 B、Q2Q1Q0 011CC. Q2Q1Q0 111Dd. Q2Q1Q0 11016.某计数器由四个触发器组成， 触发器时钟脉冲CP及输出端Q、q2、Q1、Q的波形如图所示，高位到低位依次是 Q到Q，则该计数器是（）计数器A、 十二进制加法B、 十二进制减法C、 十进制加法D、 十一进制加法17.如果触发器的次

20、态仅取决于1 2 3 4 5 6 7 8 9 10 11 12CP _一_一1_一_工一_工一_一_一_一_一_一_Q0_ I I I I I IQi_ 丨 丨 丨 IQ2 I Q3 -图16CP（ ）时输入信号的状态，就可以克服空翻A.上升（下降）沿 B. 高电平低电平疋18.下列电路中，不属于时序电路的是（移位寄存器 触发器 一位全加器无法确十进制计数器19.则经过4个移位脉冲后其状一个移位寄存器初态为0000,若输入始终为1态为（ ） 0001 0111 1110 111120.有一个左移移位寄存器，当预先置入 1011后，其串行输入固定接0,在4个移位脉冲CP作用下，四位数据的移位过程

21、是（ ）。A. 1011-0110-1100-1000-0000 B. 1011-0101-0010-0001-0000C.1011-1100-1101-1110-1111 D. 1011-1010-1001-1000-011121.如图所示时序逻辑电路为（ ）。移位寄存器（b）同步二进制加法计数器（c）异步二进制减法计数器 （d）异步二进制加法计数器22如图所示逻辑电路为（ ）。 Q Q 同步二进制加法计数器（b） 异步二进制加法计数器 C0 eJo Q*4 J1 Q -（c） 同步二进制减法计数器RKo Qo 1J 匕 Q 口 V （d） 异步二进制减法计数器23.某时序逻辑电路的波形如图

22、所示，由此判定该电路是（ ）（a） 二进制计数器 （b） 十进制计数器（c） 移位寄存器 （d） 五进制计数器三、判断题1.因为BCD码是一组四位二进制数，所以 BCD码能表示十六进制以内的任何一 个数码。（X ） 2.逻辑变量的取值，1比0大。（X）1. 逻辑函数表达式的化简结果是唯一的。 （X ）2.逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。（v ）3.约束项就是逻辑函数中不允许出现的变量取值组合，用卡诺图化简时，可将 约束项当作1,也可当作0。（ V）4.逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。（V）5.因为逻辑表达式A+B+AB二A

23、+成立，所以AB=0成立。（X ）1.组合逻辑电路有记忆功能。2.优先编码器的编码信号是相互排斥的，不允许多个编码信号同时有效。3.八路数据分配器的地址输入（选择控制）端有 8个。4.组合电路有记忆功能。5.二进制译码器相当于是一个最小项发生器，便于实现组合逻辑电路。 （V ）6.八路数据分配器的地址输入（选择控制）端有 8个。（ X ）7.组合电路有记忆功能。8.寄存器、编码器、译码器、加法器都是组合电路逻辑部件。9.约束项就是逻辑函数中不允许出现的变量取值组合，用卡诺图化简时，可将约束项当作1,也可当作o。10. 优先编码器只对同时输入的信号中的优先级别最高的一个信号编码。 （V ） 触发

24、器1.JK触发器要实现Q+1=1时，J、K端的取值为J=1,K=0 o （ V ）2.触发器的异步复位端 R不受CP脉冲的控制。3.D触发器的特性方程为Qn + 1=D，与Qn无关，所以它没有记忆功能。4.JK触发器要实现Q+1=1时，J、K端的取值为J=1,K=0 o （ V ）5.JK触发器只有J、K端同时为1,则一定引起状态翻转。6.触发器的异步复位端 R不受CP脉冲的控制。 （ V ）1.计数器除了能对输入脉冲进行计数，还能作为分频器用。2.同步时序电路具有统一的时钟 CP控制。3.时序逻辑电路的输出状态与前一刻电路的输出状态有关，还与电路当前的输 入变量组合有关。4.同步时序逻辑电路中的无效状态是由于状态表没有达到最简所造成的5.二进制计数器既可实现计数也可用于分频。（ V ）6.计数