EDA毕业课程设计报告书抢答器.docx
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EDA毕业课程设计报告书抢答器
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目录
第一章EDA技术简介.......................................2
第二章抢答器的设计要求...................................2
第三章抢答器的设计分析...................................3
第四章抢答器的抢答鉴别模块...............................4
4.1抢答鉴别的功能.....................................4
4.2抢答鉴别模块的源程序...............................4
4.3抢答鉴别模块的时序仿真图...........................7
第五章抢答器的计时模块......................................................................8
5.1计时模块的功能.....................................8
5.2计时模块的源程序...................................8
5.3计时模块的时序仿真图...............................11
第六章抢答器的计分模块...................................12
6.1计分模块的功能.....................................12
6.2计分模块的源程序...................................12
6.3计分模块的时序仿真图...............................15
第七章抢答器的译码显示模块...............................16
7.1译码显示模块的功能.................................16
7.2译码显示模块的源程序...............................16
7.3译码显示模块的时序仿真图...........................17
第八章抢答器的其他功能模块...............................18
8.1其他功能模块的具体信息.............................18
第九章抢答器的顶层原理图设计.............................19
9.1顶层原理图的源文件.................................20
9.2顶层设计的时序仿真图...............................21
第十章抢答器的硬件测试...................................22
10.1抢答器的引脚绑定..................................22
10.2抢答器的测试结果..................................22
第十一章课程设计的总结...................................23
参考文献...............................................23
第一章EDA技术简介
随着电子技术和计算机技术的飞速发展，电子线路的设计工作也日益显得重要。
经过人工设计、制作实验板、调试再修改的多次循环才定型的传统产品设计方法必然被计算机辅助设计所取代，因为这种费时费力又费资源的设计调试方法既增加了产品开发的成本，又受到实验工作场地及仪器设备的限制。
为了克服上述困难，加拿大InteractiveImageTechnologies公司推出的基于Windows95／98／NT操作系统的EDA软件（ElectronicsWorkbench“电子工作台”，EWB）。
他可以将不同类型的电路组合成混合电路进行仿真。
EWB是用在计算机上作为电子线路设计模拟和仿真的新的软件包，是一个具有很高实用价值的计算机辅助设计工具。
目前已在电子工程设计等领域得到了广泛地应用。
与目前流行的电路仿真软件相比较，EWB具有界面直观、操作方便等优点。
他改变了有些电路仿真软件输入电路采用文本方式的不便之处，该软件在创建电路、选用元器件的测试仪器等均可以直接从屏幕图形中选取，而且测试仪器的图形与实物外形基本相似，从而大大提高了电子设计工作的效率。
此外，从另一角度来看，随着计算机技术和集成电路技术的发展，现代电子与电工设计，已经步入了电子设计自动化（EDA）的时代，采用虚拟仿真的手段对电子产品进行前期工作的调试，已成为一种发展的必然趋势。
通过对实际电子线路的仿真分析，从而提高对电路的分析、设计和创新能力。
第二章抢答器的设计要求
在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。
同时，还可以设置计分、犯规及奖惩计录等多种功能。
本设计的具体要求是：
（1）设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。
（2）电路具有第一抢答信号的鉴别和锁存功能。
（3）系统具有计分电路。
（4）系统具有犯规电路。
系统设计方案：
系统的输入信号有：
各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮可以用如TA、TB表示；系统的输出信号有：
四个组抢答成功与否的指示灯控制信号输出口可用如LEDA、LEDB、LEDC、LEDD表示，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。
整个系统至少有三个主要模块：
抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（犯规警告模块，输出显示模块）。
第三章抢答器的设计分析
按照要求，我们可以将整个系统分为四个主要模块：
抢答鉴别模块；抢答计时模块；抢答计分模块；译码显示模块。
对于需显示的信息，需要增加或外接译码器，进行显示译码。
考虑到实验开发平台提供的输出显示资源的限制，我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。
整个系统的大致组成框图如图2.1所示。
图2.1
第四章抢答器的抢答鉴别模块
4.1抢答鉴别模块的功能
抢答队伍共分为四组A,B,C,D。
当主持人按下START键后，四组队伍才可以按抢答键抢答。
抢答成功后表示该组的指示灯见亮起，但在主持人未按下START键之前，所有的抢答键按下均是无效的。
当任意一个组抢答成功后，其余的组按抢答键无效。
抢答键为A,B,C,D四个键。
4.2抢答鉴别模块的源程序
libraryieee;
useieee.std_logic_1164.all;
entityjbis
port（sta:
instd_logic;
rst:
instd_logic;
a,b,c,d:
instd_logic;
a1,b1,c1,d1:
outstd_logic;
states:
outstd_logic_vector（3downto0）;
start:
outstd_logic）;
endentityjb;
architectureartofjbis
constantw1:
std_logic_vector:
="0001";
constantw2:
std_logic_vector:
="0010";
constantw3:
std_logic_vector:
="0100";
constantw4:
std_logic_vector:
="1000";
signalsinor:
std_logic;
signalnsinor:
std_logic;
signals_start:
std_logic;
begin
sinor<=aorborcord;
nsinor<=not（aorborcord）;
start<=s_start;
process（sta,nsinor）is
begin
if（sta='1'）then
s_start<='1';
elsif（nsinor'eventandnsinor='1'）then
s_start<='0';
endif;
endprocess;
process（rst,sta,sinor,nsinor）is
begin
if（rst='1'orsta='1'ornsinor='1'）then
a1<='0';b1<='0';c1<='0';d1<='0';
elsif（sinor'eventandsinor='1'）then
if（s_start='1'）then
if（a='1'）then
a1<='1';b1<='0';c1<='0';d1<='0';
elsif（b='1'）then
a1<='0';b1<='1';c1<='0';d1<='0';
elsif（c='1'）then
a1<='0';b1<='0';c1<='1';d1<='0';
elsif（d='1'）then
a1<='0';b1<='0';c1<='0';d1<='1';
endif;
endif;
endif;
endprocess;
process（sinor）is
begin
if（rst='1'）then
states<="0000";
elsif（sinor'eventandsinor='1'）then
if（s_start='1'）then
if（a='1'）then
states<=w1;
elsif（b='1'）then
states<=w2;
elsif（c='1'）then
states<=w3;
elsif（d='1'）then
states<=w4;
endif;
endif;
endif;
endprocess;
endarchitectureart;
4.3抢答鉴别模块的时序仿真图
图4.1
抢答开始后，A组按下抢答键，抢答成功
第五章抢答器的抢答计时模块
5.1抢答计时模块的功能
主持人宣布抢答成功后，按下EN键，选手开始回答，系统开始计时。
TA和TB键选择计时的时间（TA：
9秒，TB：
7秒）
5.2抢答计时模块的源程序
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityjsis
port（clr,ldn,en,clk:
instd_logic;
ta,tb:
instd_logic;
qa:
outstd_logic_vector（3downto0）;
qb:
outstd_logic_vector（3downto0））;
endentityjs;
architectureartofjsis
signalda:
std_logic_vector（3downto0）;
signaldb:
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