第03章体内失效机理Word文档下载推荐.docx
《第03章体内失效机理Word文档下载推荐.docx》由会员分享，可在线阅读，更多相关《第03章体内失效机理Word文档下载推荐.docx（19页珍藏版）》请在冰豆网上搜索。
当前用得较多的理论有热不稳定理论（称热模式）和雪崩注入理论（或称电流模式）。
1．热不稳定理论认为，出现二次击穿的原因是热电反馈效应使电流在管芯的局部地区集中，造成温度过高而产生热斑。
当器件吸收能量达到了触发能量后，就会立即出现逆转和电流骤增（负阻），从而导致二次击穿，触发二次击穿所需能量如下式所示：
Esb=对（（ic）（t）Vc（t）dt）积分从0到τd
式中：
τd是延迟时间，一般为几十微秒到几十毫秒。
2．雪崩出入理论认为，二次击穿与器件从电源吸收的能量无关，而与器件局部点的瞬时电流密度及该点对应的集电结处电场有关系。
当电流密度达到了空间电荷限制电流密度和集电结处局部场强达到雪崩临界场强时，便会诱发二次击穿。
它与热不稳定二次击穿相比，电流更加集中，电流聚集处瞬时功率密度更大，其延迟时间更短（约ns量级）。
雪崩注入引起二次击穿，首先在集电区---衬底交界处（例如NN+）发生，而热不稳定引起的二次击穿则首先是在BC结处发生。
3．正偏二次击穿。
当EB结处于正偏，Ib大于零时晶体管处于放大区，基区横向电流在基区电阻上产生压降，在基区形成一个横向电场，即基区偏压效应。
此时来自发射极的电流Ie因横向电场的作用便聚集到发射区边缘的狭窄区域（集边效应如图3-3（a）所示）。
如果由于某种原因引起电流继续增大因而热电反馈效应的作用，在EB结就会出现热点，并且基区宽度越窄，外加电压VCE越高，热点就越严重。
所以设计功率管时应考虑在频率特性满足需要的情况下，应尽量保证一定的基区宽度，同时尽可能在电路中使用低电源电压，这些措施有利于防止正偏二次击穿的发生，例如负载突然短路或突然加大输入信号等。
正偏二次击穿烧毁的器件，在表面均可观察到烧熔孔洞，。
反偏二次击穿。
当EB结处于反偏时，反向击穿电流在基区电阻上的横向电场与正偏时恰好相反，此时流入发射极的电流集中到发射区中部（夹紧效应），如图3-3（b）所示。
BC结空间电荷区注入电流集中区BC结空间电荷区
电流集中区
NNP
P基区横向基区横向
电场方向电场方向
热点N
（a）正偏（b）反偏
图3-3正/反偏二次击穿
由于反偏时基区电场较强，电流更加集中，电流密度比正偏时更大，所以反偏二次击穿所需的能量比正偏时要低得多。
反偏二次击穿的出现与电流/电压和脉冲的作用时间有关，因为基区横向电场与反偏电压VBE和串联电阻RBC有关。
图3-4中示出反偏二次击穿能量与RBE的关系。
如果反偏电压VBE减小，RBE增加，基极电流和基区横向电场会减少，则发生二次击穿的能量值就会增加。
但RBE增加IB减小，晶体管截止时间增长，所以设计时要在晶体管截止频率与二次击穿的容量之间加以权衡考虑。
反偏二次击穿常常发生在晶体管有电感性负载的开关电路中，BE结瞬时反偏电压越高，反偏二次击穿耐量越低。
另一方面，负载电感L越大，则晶体管关闭时，电感中储存的能量越大，或者说自感电动势越大，此时器件越易进入雪崩击穿，即反偏二次击穿耐量越低。
5．二次击穿发生的过程。
任何功率管均可看成是由N个器件并联而成。
如图3-5所示。
由于种种因素均会引起内部电流分布不均匀，假设第I个子器件的电流因某种原因出现Δii增量，它导致了该器件上功耗增加Δpi=VΔIi，进而引起温度增量Δti。
由于PN结正向电流或发射极电流以及电流放大系数都具有正温度系数，所以温度增量又导致了电流增量Δii。
这种热电正反馈的结果，将造成第i个子器件上电流密度很大，峰值结温很高，最后几乎全部功率都集中于这个单元，此时发射极接触区出现熔坑，甚至超过材料本征温度，出现热奔引起器件烧毁。
（三）发生二次击穿前的征兆
1．热激发电流的畸变现象。
图3-6为二次击穿时的热电流畸变现象。
当IB>
0时，特性曲线呈环状并在环的上部凸起一个尖峰，最后尖峰破裂而越入二次击穿。
破裂处为集电极扫描电压的后半周（扫描是逆时针的），即后半周的电流超过了前半周，它说明器件在二次击穿前，已有明显热激发。
由热激发引起ICE0增加，发生二次击穿时的输出波形如图3-7所示。
VC
二次击穿能量
VBE
b
RBE
ReReRe
VBE/RBE图3-5功率管可视为N个器件并联而成
图3-4反偏二次击穿能量与VBE/RBE的关系
ICICICIC
Ib=0VCEIb=0VCEIb>
0VCEIb>
0VCE
图3-6热激发电流的畸变
ICICIC
VCEVCEVCE
（a）（b）（c）
图3-7二次击穿前后的输出曲线
2．另一种电流畸变现象如图3-8所示。
曲线起始于环状畸变，但破裂却发生在下半环。
环线从下半部凸起，与上半部相交后破裂。
它说明在扫描的后半周，集电极电流曾经减小（或基极电流迅速增长）。
这种现象反映出器件在发生二次击穿前夕的工作状态比较复杂，它涉及到发射极注入效率下降，基区宽度等情况，因此畸变与Hfe下降有关。
图3-9为电流集中引起Hfe下降时的特性曲线。
（四）二次击穿烧毁的特征
发生二次击穿引起烧毁的晶体管，解剖后在显微镜下仔细观察芯片表面，它们有以下特征：
1．绝大多数失效器件的铝膜出现局部发黑，这种现象是由于功率过荷引起的铝膜慢性损伤。
在热量和电流的冲击下铝膜出现再结晶，表面变得十分粗糙。
在光学显微镜下观察，由于光的漫反射作用，因此在视场内呈现铝发黑现象。
如果除去铝层，在接触窗口内便可看到局部较深的熔区，它们就是铝硅合金坑。
有时还可以看见射极台阶处铝条熔断/二氧化硅发花（变形或破裂）/甚至出现局部温度高于1300*C时引起的硅片熔化，形成很深的熔洞等。
芯片上出现熔洞属于严重烧毁，此时芯片出现很大面积烧毁，甚至键合铝引线也被熔断。
2．二次击穿部位与芯片上热点的出现有关，热点是指电流集中并经过高温而造成局部损坏的区域。
在热点出现的位置将产生铝膜局部发黑/铝—硅合金化起球/发射极条的镍—铬电阻被烧断等现象。
如果将热点部位磨角显示，常常可以见到发射区已经熔穿。
对于发射极是梳状结构的功率管，热点大多出现于基极上。
但“王”字型发射极晶体管，热点常出现在发射极上。
如果将管子的管帽打开，在加电情况下用显微镜观察（用暗视场）芯片，可以见到热点的位置，热点刚出现时呈暗红色发光点；
电压逐渐升高，暗红色发光点趋于强烈，甚至扩大成红斑或者红点改变位置，移向电极端头则瞬时即逝，与此同时管子烧毁。
（五）诱发二次击穿的工艺因素
发生二次击穿的部位常常与该处存在的工艺缺陷有关，这些工艺缺陷引起电流集中，导致PN结局部烧毁。
1．芯片与底座烧结不良，芯片下的焊料中有空洞，芯片在空洞处的部分散热不良因温升较大形成热点，电流在热点附近集中而导致器件烧毁。
2．因发射极键合位置不当，键合点压偏将某一个镇流电阻短路，引起该发射极条失去镇流保护，使本应加在镇流电阻上的电压也一起加到发射极条的PN结上，导致该注入电流显著增大和电流进一步集中。
3．光刻接触孔套歪，引起EB结正向偏置电压不对称，其中接触孔靠近EB结一侧的电流最大，即IE电流主要集中在该区域。
4．发射极边缘不齐或有毛刺，这种缺陷不仅增加了有效发射极周长，而且还会引起尖端发射，两种因素同时作用将引起电流更加集中。
5．异常的尖端扩散造成基区宽度不均匀，导致IE电流在基区最窄区域集中。
6．键合压力过大，造成键合点下的硅晶体损伤，在芯片内部留下残留应力，从而引起电流集中。
（六）改善二次击穿性能的措施
为了改善功率管的二次击穿特性，扩大安全工作区，提高可靠性，目前采取的措施有：
1．在发射极条上设计串联电阻，利用电流负反馈作用提高正偏二次击穿耐量。
此法是高频功率管普遍采用的方法。
2．集电极上串联镇流电阻，改善反偏二次击穿耐量。
集电极的串联电阻，是利用加厚外延层厚度或多层集电区来实现的。
因此在芯片图形上看不见这种集电极串联电阻。
3．在功率管BC结上并联极性相同的PN结二极管可以提高反偏二次击穿耐量。
但二极管的反向击穿电压必须小于功率管的BC结击穿电压，否则无效。
4．微波功率管常采用的方法是网络匹配技术，利用键合引线的电感和金属氧化物电容组成的网络，通过设计，选择适当的匹配参数，从而实现功率的自动调整。
5．改进金属化系统，采用多层金属化，改善电迁移和硅—铝互熔造成的EB结短路或退化。
6．改善晶体管的散热机构，改进芯片烧结材料和工艺，减小接触电阻，避免空洞，提高散热性能。
7．减少芯片表面和体内缺陷。
如提高光刻质量，避免出现套刻不准/严重毛刺；
提高键合质量，避免短路镇流电阻和损伤芯片；
提高扩散质量，保证基区厚度均匀，避免出现“尖端扩散”等。
ICIC
VCEVCE
（a）（b）
图3-8另一种电流畸变
二．晶体管的安全工作区
晶体管的安全工作区（简称ASO）是指晶体管在此区域内运用时，管子不会立即引起损坏或发生缓慢的特性退化现象。
它是电路设计者选用器件和考虑电路性能时的依据。
对它的研究有利于正确使用器件和提高电子设备的可靠性。
晶体管的安全工作区分为正偏安全工作区和反偏安全工作区。
前者对应于正偏二次击穿，它发生在器件的正常工作区；
后者对应于反偏二次击穿。
反偏二次击穿。
反偏二次击穿仅在电感负载下，晶体管从饱和区到截止区的过渡过程中发生。
两种安全工作区的范围是截然不同的，一般情况下器件厂仅给出正偏安全工作区，反偏安全工作区只有在特殊需要时才给出，所以只讨论正偏安全工作区。
（一）正偏直流安全工作区
正偏直流安全工作区定义为IC---VCE（VCB）平面内的一个区域，在此区域内工作，器件参数不退化，更不会被损坏。
器件在此区域内工作，峰值结温不得超过给定的最高温度Tjm。
正偏安全工作区的边界有四个极限参数决定：
它们是集电极最大允许电流Icm/集电极最大耐压Bvcem/集电极最大允许耗散功率Pcm/二次击穿耐量Psb。
1．集电极最大允许电流Icm。
Icm由管子型号而定。
对功率管影响Icm的主要因素为：
电流放大系数Hfe下降到峰值时的1/2时的集电极电流；
集电极饱和压降Vces和电流乘积超过Pcm的集电极电流；
引起内部引线熔断的集电极电流；
造成集电极毁坏的集电极电流。
前两项对Icm影响较大，后两项对脉冲Icm影响较大。
有上述四个因素中起主要作用的因素来确定Icm。
根据经验判断，一般脉冲下的Icm为直流下Icm的1.5---3倍。
2．集电极最大允许耗散功率Pcm。
限制集电极最大允许耗散功率Pcm的主要参数是集电结最高温度Tjm/晶体管热阻Rt/环境温度Ta。
其关系式如下：
Pcm=（Tjm-Ta）/Rt
3．集电极最大耐压BVcem。
BVcem以Bvceo为限。
必须注意，即使在脉冲状态下，这一极限也不应超过，否则极易发生击穿。
4．二次耐量PSB。
当功率管上的偏压大到一定程度时，晶体管的热阻RT不再是常数，出现结温分布不均匀，而且强烈地依赖于Vce。
如果仍采用Pcm为常数来限制安全工作区就不适用了，此时应引入二次击穿耐量PSB加以描述。
获得PSB限的方法一般是用二次击穿测试仪测试发生二次击穿二次击穿时的偏置点轨迹。
这种规定最直接，但测得的安全工作区范围偏大。
（二）正偏安全工作区的绘制
正偏安全工作区可在对数坐标纸或等分坐标纸上绘制，其纵坐标为电流，横坐标为电压。
先确定正偏时的Bvceo和Icm，然后确定Pcm。
要求集电极电流和电压的乘积不超过Pcm，即Pcm=IcVce=K（常数）Ic=K/Vce两边取对数，则得LgIc=LgK-LgVce
所以，Ic在等坐标系中为双曲线，在对数坐标系中为斜率等于-1的直线。
二次击穿耐量PSB可以由下式给出
ISB=KSB/VnceLgISB=LgKSB-nLgVce
在对数坐标系中，IBS为斜率等于-n的直线。
式中KSB和n值是随管子而异的数值，对扩散基区的管子n=1.5—3，同一管子的n值则随电流增加而减小。
正偏直流安全工作区的两种表示法如图3—10所示。
IcPcmIcPcm
Ps/B
ASOASO
BvceoVceoBvceoVceo
图3-10正偏直流工作区的两种表示法
根据图3-10，Pcm限与PSB限都有一个交点，这点称功率电压点，对应之电压VD称减功率电压。
VD是一个非常重要的参数，只要电压一超过VD，管子就会立即发生烧毁。
所以功率管在电老化和上机前均应先测试这一减功率电压点的数值。
工作频率越高的管子，减功率电压VD越低。
功率管在脉冲状态下工作，其安全工作区将会扩大，扩大的程度取决于脉冲宽度及占空比，脉冲宽度越窄，安全工作区愈大，如图3-11所示。
3*CMOS集成电路的栓锁效应
由于CMOS---IC具有功耗低/速度快/噪声容限大和抗辐照性能好等优点，所以它的应用范围越来越广泛，特别是在微机和宇航产品中占有重要的地位。
但CMOS—IC存在一种特殊的（也是主要的）失效机理-----栓锁效应（LATCH----UP）是指CMOS电路中固有的寄生可控硅结构被触发导通，在电源和地之间形成低阻大电流通路现象。
随着CMOS—IC集成度的提高，器件尺寸进一步减小，栓锁效应变得更加敏感，电路常因栓锁而引起烧毁。
因此CMOS—IC栓锁效应的研究越来越受到人们的重视，本节分析总结了CMOS—IC中存在的寄生可控硅结构和触发机理，栓锁效应的检测方法和有关改进措施等。
一．CMOS—IC中寄生可控硅和触发机理
CMOS—IC由NMOS管和PMOS管互补构成。
在一块芯片上制作CMOS—IC，为了实现NMOS管和PMOS管的隔离，就必须在N型衬底内加进一个P型区（P阱）或在P型衬底内加进一个N型区（N阱）。
因此CMOS—IC不可避免地构成了PNPN可控硅（SCR）结构，无论是输入保护电路/输出驱动电路，还是内部反相器都存在这种寄生SCR结构。
其电路图/剖面结构图和等效电路图如图3-12所示。
但这种寄生SCR和实际SCR结构不同。
CMOS—IC中的寄生SCR结构无论是横向PNP管还是纵向NPN管，其E—B结都并联有一个寄生电阻，因此触发SCR的三要素也应相应修正。
触发CMOS—IC中SCR结构的三要素为：
1．寄生三极管NPN和PNP管的电流增益和寄生电阻应满足：
AnRw/（Rw+Ren）+ApRs/（Rs+Rep）》1。
2．电源电压必须大于维持电压VH，它所提供的电流必须大于维持电流IH。
3．触发电流在寄生电阻上的压降大于寄生NPN管和PNP管的EB结正向导通电压。
Ic（A）
100
8
6
4
2Icm（脉冲）单脉冲
10
8Icm直流100us
61ms
410ms
2直流功耗限
1
0.8二次击穿限
0.6
0.4BVceo
0.2
0.1
124810246810024681000Vce（V）
图3-11直流和脉冲安全工作区
CMOS—IC在正常偏置条件下工作，由于Vss<
Vin（Vout）<
VDD，根据图3-12—3-17所示的等效电路判断，电路内部的寄生SCR结构不会触发闩锁，但存在干扰信号时则可能被触发栓锁。
（一）输入端SCR的触发
1．扩散电阻---二极管电路的触发。
输入端采用扩散电阻---二极管保护电路是最常见的形式，它的电路剖面结构和SCR等效电路如图3-12所示。
根据图3-12（C）进行分析，当Vin>
（VDD+VBEP）时，横向PNP的一个发射结正向导通,于是出现了由Vin经PNP的一个发射极和衬底电阻Rc流入VDD端的触发电流Itr，而且Itr随Vin增大而增大。
当触发电流Itr引起ItrRS≥Vbep时，横向PNP管的另一个发射结也正向导通，VDD向PNP管提供电流ID。
由于ItrRs增大导致ID随之增大，
Iep=ID-Itr，所以Iep增大并不明显（甚至不增大），仍维持小电流水平，使аpIRW≤Vben，纵向NPN管仍未导通，只有Vin增大到超过纵向NPN管发射极反响击穿电压时（约25---30V）才开始向基极（P阱）注入大量电子，在P阱寄生电阻Rw上的压降大于纵向NPN管发射结正向压降时，注入的电流不再流向VDD端，而是为纵向NPN管提供集电极电流。
它引起Iep增大，当流经PNPN可控硅的电流大于锁定电流时栓锁效应立即发生。
当Vin<
（Vss-Vben）时，由于保护电路Ri的限流作用，使触发电流减小为：
Icr=（-Vin+（Vss-Vbep））/（βnRi+Rw）根据发生栓锁的条件IirRw>
Vben可得：
（（-Vin+Vss-Vbep）/（βnRi+Rw））Rw>
Vben整理后得
Vin<
Vss-Vben（2+βnRi/Rw）
根据上述公式，扩散电阻Ri值越大输入端的负向触发电压越高，因此Ri的加入使输入SCR结构的负向触发灵敏度显著降低。
2．多晶硅电阻—二极管电路触发。
输入保护电阻为多晶硅电阻时，其剖面结构和SCR等效电路如图3-13所示。
根据图3-13（C）等效电路进行分析，因为Ri对正负触发信号都有限流作用，可以使正向和负向触发电压都得到同样提高，栓锁效应可以得到进一步抑制，因此多晶电阻—二极管输入保护电路的输入抗栓锁性能优于扩散电阻—二极管保护电路。
3．输入端传输门的触发。
输入端为传输门时，它的电路/剖面结构和SCR等效电路如图3-14所示。
根据图3-14（C）等效电路进行分析：
当输入电压Vin<
（Vss-Vben）时，寄生纵向NPN管的一个发射结处于正偏，出现了基极电流Irw；
其集电极电流βnIrw又注入到衬底，形成横向PNP管的基极电流并在衬底寄生电阻Rs上产生电压降βnIrwRs，当βnIrwRs>
Vbep时，PNP管正向导通，其集电极电流βpβnIrw又注入到P阱，形成PNP管全部导通。
因为寄生NPN管和PNP管相互耦合构成正反馈，所以导致了电路发生栓锁。
当Vin>
（Vss-Vbep）时，SCR的触发导通过程与扩散电阻---二极管SCR结构相同。
由于正负输入电压都能触发SCR结构，因此传输门的抗栓锁性能最差。
（二）输出端SCR触发
CMOS—IC输出端电路/剖面结构和SCR等效电路如图3-15所示。
根据图3-15（C）的分析输出端为SCR结构的触发端，它的SCR触发导通机理和过程与传输门相同，因此输出端比输入端更易触发栓锁。
（三）电源端SCR的触发
电源和地之间跨接着大量的反相器，其电路/剖面结构和SCR等效电路如图3-16所示。
当电源电压发生跳动时，容易引起CMOS—IC发生栓锁。
其原因来自两方面：
1．过电压触发。
CMOS电路内部总有一部分PMOS管处于导通状态，此处的电源电压就会直接加在纵向NPN管的发射结上，如图3-16（C）所示。
当电源电压增大到一定程度时（约25---30V），将导致NPN管发生雪崩击穿。
雪崩击穿电流恰好构成了可控硅的触发电流，当雪崩击穿电流在P阱寄生电阻Rw上的压降大于NPN管的EB结正向导通电压时将会引起NPN管的基极电流，当该电流在衬底电阻Rs上的电压降大于PNP管EB结正向导通电压时，又将引起PNP管的导通。
因为两个寄生管相互耦合构成正反馈，所以导致电路被触发而发生栓锁。
2．电源电压瞬间跳动的触发。
这种触发由瞬态跳变dv/dt引起。
由于P阱---衬底结反偏，它的结电容随反偏电压大小而变化。
电源电压跳变引起通过电容的电流为
IC=d/dt（CiVak）=Ci（dVak/dt）+Vak（dCi/dt）
可见电源电压跳变的速度越快该电流就越大，它流过P阱---衬底结并构成寄生SCR结构的触发电流。
当瞬态电流在P阱和衬底寄生电阻上压降都大于NPN管和PNP管的发射结正向导通压降时，电路就会发生栓锁。
电源内出现的电浪涌由于过压触发和瞬态电压触发同时发生作用，所以容易发生栓锁。
因此CMOS—IC的电源应采取必要措施以抑制电浪涌的出现。
（四）影响栓锁灵敏度的因素
CMOS—IC抗栓锁性能的好坏取决于它的栓锁灵敏度，以下讨论影响栓锁灵敏度的有关因素。
1．结构的影响。
通过SCR触发机构的分析，其结果如表3-1所示。
表3-1反映了各种可控硅结构和个引出端口对栓锁灵敏度的影响。
其中输入传输门的抗栓锁的性能最差，其次是输出端和多输入门。
表3-1结构和电源对栓锁性能的影响
方式
灵敏度
触发端
正向触发
负向触发
抗栓锁性能
抗辐照性能
传输门
输扩散电阻
入多晶电阻
最差
差
好
最好
一般
输出
电源
多输入门
2．寄生电阻和寄生三极管增益的影响。
CMOS—IC中的所有寄生SCR结构都存在寄生电阻。
这是它与一般SCR结构的重大区别。
由于P阱和衬底寄生电阻的影响，所以CMOS—IC寄生SCR的判别式为：
AnRw/（Rw+Ren）+ApRs/（Rs+Rep）=1
式中An和Ap分别为NPN管和PNP管的共基极电流增益；
Ren和Rep分别为NPN管和PNP管的发射极串联电阻；
Rs和Rw越小，上式左边两项也就越小
升级会员 