eda仿真实验指导书word版本 14页Word下载.docx
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执行时序仿真和功能仿真，记录仿真结果。
并对仿真结果进行分析，如果不满足设计要求，修改原有设计，直至满足要求。
6．选定目标器件（1C6），配置管脚，对设计进行综合。
7．下载设计，记录硬件验证结果（不做）。
8．记录实验过程中出现的问题及解决办法。
四．实验报告要求
1．简介Quartus的设计流程。
2．记录设计源程序和原理图。
3．记录仿真结果。
4．分析结果，验证正确性。
5．简答思考题。
五．思考题
?
1．简述Quartus的设计流程。
2．功能仿真与时序仿真有什么不同？
实验二：
组合逻辑电路设计
1．熟练QuartusII的使用；
2．学会使用硬件描述语言（HDL）设计组合逻辑电路；
二．实验内容和要求
1.用VHDL语言设计一个四位二进制数据比较器。
说明：
设输入的两个四位二进制数为A，B，通过比较，如果A>
B，输出“10”；
如果A<
B
输出“01”，如果A=B，输出“11”。
2.新建一个文本文件，并存档。
3．用文本编辑器输入一个VHDL源程序。
4.对设计的文件进行编译，改错，直至没有语法错误。
6．选定目标器件，配置管脚，对设计进行综合。
五．实验报告要求
1．对设计的一个简单分析。
2.记录设计源程序。
4．分析结果，得出结论。
实验三：
时序逻辑电路设计
2．学会使用硬件描述语言（HDL）设计时序逻辑电路；
1．用VHDL语言输入方式设计一个可逆24进制计数器。
当Crtl=‘1’时，进行加法计数，同时输出进位脉冲；
当Crtl=‘0’时，进行减
法计数，同时输出借位脉冲。
1.对设计的一个简单分析。
2．记录设计源程序。
六．思考题
1．在时序逻辑电路中，如何实现异步复位？
2．对设计进行时序分析，记录设计的最高工作频率并在最高工作频率下，执行时序仿真，观察时序仿真的结果，并分析仿真结果。
实验四：
状态机设计
2．学会使用状态机设计混合电路（时序和组合逻辑电路）；
1．用状态机设计一个“10110010”序列检测器。
检测完毕后，输出一个“1”信号，其他输出“0”信号。
三．实验方法、步骤
1.对设计的一个简单分析。
1．记录设计源程序。
2．记录仿真结果。
3．分析结果，得出结论。
实验五：
简易交通灯控制器设计（选作）
2．学会使用多种语句设计较复杂的时序逻辑；
二．实验内容和要求
1.设计一个只有两个方向的交通灯控制器。
具体说明如下：
本设计为简单的两个方向A、B的红绿灯控制（不带左转的控制（如图））。
A、B方向各设三种信号灯红、黄、绿，其中A、方向为主干道，B方向为支干道。
根据实际，假设初始状态为：
A（绿灯），B（红灯）。
依次变换顺序是：
A（绿灯，亮20s），B（红灯）——>
A（黄灯，亮3秒），B（红灯）——>
A（红灯），B（绿灯，亮12s）——>
A（红灯），B（黄灯，亮3秒）——>
A（绿灯，亮20s），B（红灯）。
具体变换情况如下表：
（0表示不亮，1表示亮。
）表一红绿灯点亮真值表
篇二：
物理与电子工程学院电工电子实验室
吴学军201X.9
目录
实验一熟悉QuartusⅡ的设计过程.............................1实验二4位二进制加法器的设计...............................3实验三2位十进制数字位移测量仪设计.........................5实验四基于LPM_ROM的九九乘法器的设计.......................8实验五4位二进制加法器的VHDL设计..........................9实验六有限状态机实现序列检测器的设计......................11实验七数字钟的设计........................................13
实验一熟悉QuartusⅡ的设计过程
一、实验目的：
1、掌握QuartusⅡ安装过程；
2、熟悉QuartusⅡ设计环境；
3、掌握QuartusⅡ的设计过程。
二、实验内容及步骤
（一）、安装QUARTUSII。
注：
第一次安装QUARTUS要安装license。
（二）、QUARTUSⅡ设计开发步骤
1、在windows中建立一个文件夹，用于保存设计工程项目的有关文件。
设计工程项目的有关文件不能保存在根目录下，必须保存在一个文件夹之下；
文件夹不能用中文，不可带空格，最好也不要用数字。
例如建立的文件夹：
E：
\mux.
2、点击QUARTUSⅡ7.2打开QUARTUSⅡ7.2设计窗口。
3、建立工程及相关设计文件，对工程文件进行逻辑综合。
（查看设计实体的RTL图）
4、对设计做功能仿真，验证设计实体逻辑功能。
5、管脚锁定及结构综合（适配）。
6、进行时序仿真，验证设计的时序是否满足设计要求。
7、执行文件汇编，生成下载所需的文件。
8、编程下载。
详细的使用说明见教材相关章节。
（三）例：
用VHDL实现8位加法器设计（参照教材p131-135）
VHDL程序如下：
--QuartusIIVHDLTemplate--UnsignedAdder
libraryieee;
useieee.std_logic_1164.all;
useieee.numeric_std.all;
entityunsigned_adderis
generic（DATA_WIDTH:
natural:
=8）;
port（a:
inunsigned（（DATA_WIDTH-1）downto0）;
b:
result:
outunsigned（（DATA_WIDTH-1）downto0））;
endentity;
architecturertlofunsigned_adderisbegin
result<
=a+b;
endrtl;
三、实验报告
根据以上的实验内容写出实验报告，包括实验目的、内容、步骤、程序设计、软件编译、仿真分析、硬件测试和详细实验过程；
给出程序分析报告、仿真波形图及其分析报告。
实验二4位二进制加法器的设计
一、实验目的
1、巩固QUARTUSⅡ设计过程和设计环境。
2、掌握图形输入方式进行简单逻辑设计的过程。
3、了解自上而下的设计方法。
二、实验内容及步骤
图2-14位加法器的设计
图2-24位加法器的顶层结构
图2-3一位全加器的逻辑结构
图2-4一位半加器的逻辑结构
篇三：
201X.09EDA技术实验指导书
第一章针对HDL设计的EDA基本实验与设计
实验1．计数器设计
（1）实验目的：
熟悉QuartusII的Verilog/VHDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。
掌握原理图与文本混合设计方法。
（2）实验原理：
参考教材[1]3.3节。
实验程序为例
3-22，设计流程参考本章。
（3）实验内容1：
根据教材[1]的4.1节在QuartusII
上对例3-22进行编辑、编译、综合、适配、仿真。
说
明例中各语句的作用。
给出其所有信号的时序仿真波
形，根据波形详细描述此设计的功能特点，包括RST、
EN、LOAD、DATA，CLK等信号等异步和同步特性。
查阅编译后的计数器的时序特点，从时序仿真图和编
况，给出分析报告。
（4）实验内容2：
用教材[1]第4章介绍的不同方式锁定引脚并硬件下载测试。
引脚锁定后进行编译、下载和硬件测试实验。
将实验过程和实验结果写进实验报告。
硬件实验中，注意测试所有控制信号和显示信号，包括RST、EN、LOAD、DATA等的同步、异步特性，进位信号等。
时钟CLK换不同输入：
手动有抖动或无抖动键输入，1Hz或4Hz时钟脉冲输入，这需要附录1.3的模块B4板才能获得，或直接使用KX_DN5/7系列EDA/SOPC实验系统。
（5）实验内容3：
使用SignalTapII对此计数器进行实时测试，流程与要求参考教材[1]第4章，给出报告。
（6）实验内容4：
从设计中去除SignalTapII，要求全程编译后，将生成的SOF文件转变成用于配置器件EPCS4的压缩的间接配置文件*.jic，并使用USB-Blaster对实验板上的EPCS4进行编程，最后进行验证。
编程和全程编译前，按教材[1]图4-6所示，设定所有控制和参数。
（7）实验内容5：
为此项设计加入一个可用于SignalTapII采样的独立的时钟输入端CLK0。
计数时钟可以低一点，而采样时钟可高一些，如选择clock0=2MHz，而计数时钟CLK可分别选择256Hz、16384Hz、6MHz，并进行实时测试。
（8）实验内容6：
建立一个原理图工程，将教材[1]例3-22文件变成图4-1所示的CNT10元件。
然后按照此图的连接方式完成设计。
对此电路进行仿真，并说明此电路的功能特点。
如何利用此电路设计一个不同模的计数器，或可预置的分频器?
最后在开发板上硬件实现，验证分频情况。
（9）实验内容7：
利用Synplify综合教材[1]例3-22，并用QuartusII适配和下载验证。
利用ChipPlanner分别对此计数器的RST和所有输出位取反，然后下载验证。
（10）实验报告：
将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果写进实验报告。
示例路径：
\KX_DN7\EDA_EP3C5E\EXPERIMENTs\EXP3_CNT10B（注意参考对应的ppt实验指导课件，以下大部分实验示例都包含对应的ppt实验指导课件）。
PPT文件路径：
\KX_DN7\EDA_EP3C5E\EXPxx_PPT_3C5E，此路径也对应以下KX_DN5/7系列创新实验开发系统的实验示例和对应的ppt实验指导课件。
另请注意，对多数实验都给出了经硬件验证调试好的演示示例，目的就是为读者能顺利完成实验验证或设计，有的示例的目的是希望能启发或引导读者完成更有创意的设计，其中一些示例尽管看上去颇有创意，但都不能说是最佳或最终结果，这给读者留有许多改进和发挥的余地。
此外还有少数示例未提供源代码，是考虑到实验示例设计者的著作权，这些示例仍能给读者在设计的可行性、创意和创新方面以宝贵的启示。
示例分两部分：
对应KX_DN5/7系统，在文件夹\KX_DN7\EDA_EP3C5E\EXPERIMENTs中的示例包含完整的源代码，并公开全部设计；
而在文件夹\KX_DN7\EDA_EP3C5E\DEMOs中的设计，仅供演示，无源代码。
所有的示例演示操作都有详细说明，可分别参考对应文件夹中的PDF/PPT文件。
1原理图示意图译报告中了解计数时钟输入至计数数据输出的延时情况，包括设定不同优化约束后的改善情况以及当选择不同FPGA后的延时情
实验2．多路选择器设计
进一步熟悉QuartusII的Verilog/VHDL文本设计流程，组合电路的设计仿真和硬件测试。
（2）实验内容1：
根据教材[1]4.1节的流程，利用QuartusII完成4选1多路选择器（例3-2）的文本编辑输入（MUX41a.v）和仿真测试等步骤，给出教材[1]图3-5所示的仿真波形。
（3）实验内容2：
在实验系统上硬件测试，验证此设计的功能。
对于引脚锁定以及硬件下载测试，a、b、c和d分别接来自不
同的时钟或键；
输出信号接蜂鸣器（5E+板的引脚标于板上）。
最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使蜂鸣器输出不同音调）。
（4）实验内容3：
（来自:
WWw.:
eda仿真实验指导书）对Verilog/VHDL不同描述方式的4选1多路选择器进行硬件实验，比较它们的特性。
（5）实验报告：
根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；
参考ppt实验指导课件。
示例文件路径：
/EDA_EP3C5E/EXPERIMENTs/EXP0_MUX41/MUX41B。
分别按下或放开键K1，K2，蜂鸣器将发出4种不同声音。
实验3．8位全加器设计
熟悉利用QuartusII的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握文本和原理图输入方式设计的详细流程。
一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
按照教材[1]4.5.1节完成半加器和1位全加器的设计，包括用文本或原理图输入，编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个元件符号入库。
参考教材[1]4.6节，使用keep属性，在仿真波形中了解信号e的输出情况。
参考教材[1]4.6，4.7节，使用keep属性和SignalProbe，在实验板上观察信号e随输入的变化情况。
建立一个更高层次的原理图或文本设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。
实验4．原理图输入法设计频率计
熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。
完成8位十进制频率计的设计。
（2）原理说明：
利用教材[1]4.5节介绍的2位计数器模块，连接它们的计数进位，用四个计数模块就能完成一个8位有时钟使能的计数器；
对于测频控制器的控制信号，在仿真过程中应该注意它们可能的毛刺现象。
最后按照设计流程和方法即可完成全部设计。
首先根据教材[1]4.5节完成2位频率计的设计，包括各模块和顶层系统
的仿真测试，然后进行硬件测试。
设计一个全新的电路，能取代教材[1]图4-53电路的功能，仿真并硬件
测试。
然后建立一个新的原理图设计层次，在此基础上将其扩展为8位频率
计，仿真测试该频率计待测信号的最高频率，并与硬件实测的结果进行比较。
（6）实验报告：
给出各层次的原理图、工作原理、仿真波形，详述硬件实现过程验结果。
KX_DN5/7实验系统演示示例：
\KX_DN7\EDA_EP3C5E\EXPERIMENTs\EXP10_FTEST_6LED17段译码器真值表
实验5．十六进制7段数码显示译码器设计
学习7段数码显示译码器的Verilog/VHDL硬件设计。
7段数码是纯组合电路。
通常的小规模专用IC，如74或4000系列的器
件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出
表达都是十六进制的。
为了满足十六进制数的译码显示，最方便的方法就是利用
Verilog/VHDL译码程序在FPGA中来实现。
所以首先要设计一段程序。
该程序可按照教材[1]例3-2的case语句表述方法，再根据表4-1的真值表写出程序。
设输入的4位码为A[3:
0]，输出控制7段共阴数码管（图3）的7位数据为LED7S[6:
0]。
输出信号LED7S的7位分别接图4-3的共阴数码管的7个段，高位在左，低位在右。
例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；
接有高电平的段发亮，于是数码管显示“5”。
这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，然后将LED7S改为8位输出。
将设计好的Verilog译码器程序在QuartusII上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。
提示：
设仿真激励信号时用输入总线的方式给出输入信号仿真数据，仿真波形图如图4-2所示。
图27段译码器仿真波形
图3共阴数码管图4计数器和译码器连接电路的顶层文件原理图
（4）实验内容2：
引脚锁定及硬件测试。
用教材[1]第3章介绍的例化语句，按图4的方式连接成顶层设计电路（用Verilog/VHDL表述），图中的CNT4B是一个4位二进制加法计数器。
模块DECL7S即为以上的7段译码设计文件。
重复以上实验过程。
注意图4中的tmp是4位总线，led是7位总线。
KX_DN5/7实验系统演示示例（含实验指导pdf课件）：
\KX_DN7\EDA_EP3C5E\EXPERIMENTs\EXP2_7S_DECODER即可。
用SignalProbe将图4-4的信号tmp引出，并于数码管上显示出来。
实验6数码扫描显示电路设计
（1）实验目的：
学习硬件扫描显示电路的设计。
（2）实验原理：
图5所示的是8位数码扫描显示电路，其中每个数码管的8个段h、g、f、e、d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1～k8来选择。
被选通的数码管显示数据，其余关闭。
如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其他7个数码管呈现关闭状态。
根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1～k8分别被单独选通，同时在段信号输入口加上希望该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。
图58位数码扫描显示电路
（3）实验内容：
给出Verilog/VHDL设计程序。
对其进行编辑、编译、综合、适配、仿真，给出仿真波形。
进行硬件测试。
KX_DN5/7实验系统演示示例（含实验指导pdf/PDF课件）：
\KX_DN7\EDA_EP3C5E\EXPERIMENTs\EXP29_SCAN_LED。
实验7半整数与奇数分频器设计
学习利用Verilog/VHDL完成实用程序的设计。
（2）实验内容1：
实验原理参考教材[1]5.8节。
结合教材[1]图5-34的时序和其他节点的时序波形（如果必要），详细分析与说明图5-33电路的工作原理。
再给出此电路的Verilog程序。
然后进行编译和仿真。
改变模块M3的计数模数，使此电路成为一个输出为50%占空比的7分频器。
最后进行FPGA硬件测试，其中包括完成3、5、7、9计数分频比测试和对应的占空比测试；
以及对图5-34的信号C的占空比验证测试。
（3）实验内容2：
结合教材[1]图5-35的时序波形，详细分析与说明程序例5-37描述的电路的工作原理，比较电路图5-33，说出它们工作原理上的异同点。
设计7分频电路，对例5-36重复实验内容1的工作。
（4）实验内容3：
结合图5-37的时序波形，详细分析与说明图5-36电路的工作原理。
再给出此电路的Verilog/VHDL程序，然后进行编译和仿真。
按实验内容1的要求完成所有设计和测试。
（5）实验内容4：
给出图5-33电路的分频比与输出脉冲占空比之间的关系式。
另外，用Verilog/VHDL设计一个电路，使之输出频率恒定，但占空比可随预置数控制，并用KX_DN5/7实验系统实测验证之。
实验8模可控计数器设计
（1）实验内容1：
分析并说明教材[1]例5-33至例5-36的设计思想。
将它们都改成8位计数器形式，然后按照实验4-7的实验内容1的要求完成全部仿真测试和硬件测试内容。
给出此四例对应的输入输出分频比一般公式，在较高输入频率上分别验证它们
的分频公式。
评估其工作可靠性。
（2）实验内容2：
选择较低速度的目标器件，如Flex10K、Acex1K、Cyclone等系列，甚至74系列宏
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