COF的结构及其特性文档格式.docx

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针对COF产品，也可设计多芯片（Multi-Chip）或被动组件在基板电路上。

第三节COF与其它IC驱动IC封装形式的应用特性对比

一、COF与COG比较

COG是chiponglass的缩写，即芯片被直接绑定在玻璃上。

这种安装方式可以大大减小LCD模块的体积，且易于大批量生产，适用于消费类电子产品的LCD，如：

手机，PAD等便携式产品，这种安装方式，在IC生产商的推动下，将会是今后IC与LCD的主要连接方式。

COG制程是利用覆晶（FlipChip）导通方式，将晶片直接对准玻璃基板上的电极，利用各向异性导电膜（AnisotropicConductiveFilm，后面简称ACF）材料作为接合的介面材料，使两种结合物体垂直方向的电极导通。

当前COG接合制程的生产作业流程，均以自动化作业方式进行。

COG接合作业由各向异性导电膜贴附，FPC预绑定和FPC本绑定三个作业组成。

现在LCD模块的构装技术，能够做到较小、较薄体积的，应属COG及COF了。

但因顾虑到面板跑线Layout的限制，同样大小的面板，在COF的型式下，就可以比COG型式的模块做到更大的分辨率。

COF技术与COG技术相比，具有质量轻、分辨率高、挠曲性好、芯片封装密度高、支持返修等优点，更适应电子元器件体积变小、互连密度高的发展需要，是未来重要的高密度封装技术。

图表-2：

COF与COG比较分析

二、COF与TAB比较

TAB（卷带自动结合）是一种将多接脚大规模集成电路器（IC）的芯片（Chip），不再先进行传统封装成为完整的个体，而改用TAB载体，直接将未封芯片黏装在板面上。

即采“聚亚醯胺”（Polyimide）之软质卷带，及所附铜箔蚀成的内外引脚当成载体，让大型芯片先结合在“内引脚”上。

经自动测试后再以“外引脚”对电路板面进行结合而完成组装。

COF与TAB技术比较起来，由于TAB要制作悬空引线，在目前细线宽间距，高引线密度的情况下，这种极细的悬空引线由于强度不够很容易变形甚至这断。

而COF完全没有这方面的问题，可以将线宽间距做到非常精细。

图表-3：

COF与TAB比较分析

比较项目

TAB技术

COF技术

类似产品重量

较重

中

修配性（toLCP）

可

可扰性

固定位置

佳

附加元件

不可

易

LCP应用尺寸

中大

中小（产品应用开发阶段）

低阻抗剥离

不需

LEADPitch

60um（OLB）

50un（ILB）50um（OLB）

ICPad数

可达300以上

IC最终检测

有

晶圆切割后无

LCP出Pin端

窄

晶粒bump特性

Bump高度均匀性，接续阻抗低，能破坏ALPad表面之氧化膜，Bump于Pad接着强度

同COG

良率

约97.0%

尚待确认

热膨胀考量

较大

模组组装方式

Soldering

Connector或ACF

技术成熟度

稳定

养成阶段

研发起始

1968

1996

量产起始

1970

1998底

VOPinCount

约20Pin

约8Pin

制成改善重点

ACF选用，本压着条件，OLB热膨胀设计

ACF选用，本压着条件，设备稳定度，OLB热膨胀设计

品质要求重点

本压着条件

主要产品类型

PDA电子辞典，Notebook,车用显示器

PDA，通讯产品，数位相机，Watch

中元智盛整理

第四节未来COF在结构及其特性上的发展前景

一、制作线宽/线距小于30μm的精细线路封装基板

近年来，随着驱动IC的I/O数量日益增多，芯片I/O端的排列密度也越来越大。

为了与间距日益精细的芯片I/O端相适应，COF基板的线宽/间距已经普遍降到50μm以下，尤其是某些内部引线键合（ILB）端，其线宽/间距已经减小到15μm。

由于传统的减成法存在不可避免的侧蚀问题，所以用它来制作如此精细的线路存在一定难度。

但是使用半加成法就能很大程度的抑制侧蚀现象，它更适合于制作非常精细的线路。

微细间距驱动IC封装技术推动了COF基板向着超精细线路发展，对于制造厂商是一个巨大的挑战。

除了优化改善现有制作技术外，还需要引进新工艺和新技术，研发出更适合精细线路制作的生产方式。

二、卷式（RolltoRoll）生产方式的发展

RolltoRoll是一种高效能、连续性的生产方式，专门处理可挠性质的薄膜，该类薄膜或软板从原筒状的料卷卷出后，再在软板上加入特定用途的功能，或在软板的表面加工，然后再卷成圆筒状或进行裁切。

在制造过程中，由于不使用真空无尘环境、复杂腐蚀过程与庞大的废液处理工程，可降低生产成本，广泛用于LCD、电子纸、薄膜太阳能电池或RFID的制造过程。

软板从圆筒状的料卷卷出后，在软板上加入特定用途的功能或在软板表面加工，然后再一次把软板卷成圆筒状或直接成品裁切，以图案成型为例，应用「卷出（Unwind）」「加工（Process）」「卷取（Rewind）/裁切（Cutting）」这种模式的制造方式便称之为「卷对卷制程」。

结合卷对卷制程在软板表面进行加工的方式有许多不同的做法，除了图一所示的直接图案写入方式之外，另外还有精密压印（Embossing）、贴合（Laminate）、镀膜（Coating）、印刷（Printing）...等几种主要的制程技术，兹将上述几种制程架构概略说明如下。

1、精密压印

精密压印是将滚轮圆周表面上的特征形状直接压印在软板的表面，其优点是将微特征直接在软板上压印成型，因此没有造成材料部份的浪费，但是要在压印滚轮的圆周表面上加工微特征形状非常地困难，因此太复杂的特征形状不适合采用此方法，不过由于近几年各种超精密加工技术的进步，目前在滚轮表面上加工的微细特征已达纳米等级，大幅地扩大了精密压印的应用范围。

2、贴合

贴合是将两片软板基材经过两只贴合滚轮的滚压而贴合在一起，一般最常见的应用场合是离型膜的贴付，不过由于无法非常精准地控制上下软板贴合时的横向位置，两片软板无法完全对齐，贴合后必须经过修边整齐后才能够收卷，也因此会造成软板基板边缘材料的浪费。

另外，常温下多层贴合后的软板成品在收卷时，由于两片软板基材的厚度会造成卷绕半径不同，多出来的软板余料对于收卷造成很大的影响，因此在制程设计时必须先思考如何有效地解决收卷所产生的余料问题。

3、镀膜

镀膜可分成湿式镀膜（WetCoating）和干式镀膜（DryCoating）两种，这是在软板基材全表面上均匀地镀上其它材料的一种方法，例如：

ITO导电膜、抗反射膜等，都非常适合采用这种方法。

卷式生产方式可以提高生产效率，降低生产成本、节约物力、人力和时间，在挠性印制电路生产领域被广泛应用，非常适合COF挠性基板的生产。

三、多芯片组装（MCM）形式的COF

多芯片组件是在高密度多层互连基板上，采用微焊接、封装工艺将构成电子电路的各种微型元器件（IC裸芯片及片式元器件）组装起来，形成高密度、高性能、高可靠性的微电子产品（包括组件、部件、子系统、系统）。

它是为适应现代电子系统短、小、轻、薄和高速、高性能、高可靠性、低成本的发展方向而在多层印制板（PCB）和表面安装技术（SMT）的基础上发展起来的新一代微电子封装与组装技术，是实现系统集成的有力手段。

多芯片组件已有十几年的历史，MCM组装的是超大规模集成电路和专用集成电路的裸片，而不是中小规模的集成电路，技术上MCM追求高速度、高性能、高可靠性和多功能，而不象一般混合IC技术以缩小体积重量为主。

典型的MCM应至少具有以下特点：

（1）MCM是将多块未封装的IC芯片高密度安装在同一基板上构成的部件，省去了IC的封装材料和工艺，节约了原材料，减少了制造工艺，缩小整机/组件封装尺寸和重量。

（2）MCM是高密度组装产品，芯片面积占基板面积至少20%以上，互连线长度极大缩短，封装延迟时间缩小，易于实现组件高速化。

（3）MCM的多层布线基板导体层数应不小于4层，能把模拟电路、数字电路、功率器件、光电器件、微波器件及各类片式化元器件合理有效地组装在封装体内，形成单一半导体集成电路不可能完成的多功能部件、子系统或系统。

使线路之间的串扰噪声减少，阻抗易控，电路性能提高。

（4）MCM避免了单块IC封装的热阻、引线及焊接等一系列问题，便产品的可靠性获得极大提高。

（5）MCM集中了先进的半导体IC的微细加工技术，厚、薄膜混合集成材料与工艺技术，厚膜、陶瓷与PCB的多层基板技术以及MCM电路的模拟、仿真、优化设计、散热和可靠性设计、芯片的高密度互连与封装等一系列新技术，因此，有人称其为混合形式的全片规模集成WSI（Wafer-scaleIntegration）技术。

目前一个COF挠性基板上含有一个驱动IC，如果能够在同一COF挠性基板上安装几个驱动IC，形成MCM形式，那就会大大增加封装密度，减少重量和体积，更加适用于电子产品轻薄短小的发展趋势。

第五节COF的更高阶封装形式——基于挠性基板的3D封装的发展

一、从2D发展到3D的挠性基板封装

HDI挠性板在IC封装上的应用增长很快，过去TAB带主要用于LCD驱动器，目前还仍然有很大量的应用。

使用TAB带封装指的是带载封装（TapeCarrierPackages），常用在笔记本电脑中的微处理器和ASIC封装，TAB带在IC封装上的应用也在增多，如BGA和CSP等。

目前挠性或带式封装应用于高端计算机如工作站和服务器、网络系统以及电讯基站等，TBGA（TapeBallGridArray）封装尺寸范围从11mm×

11mm到42.5mm×

42.5mm。

目前，多数是单金属层的带式封装，对高性能的应用，双金属层的带式封装正在增加。

挠性基板的小尺寸CSP封装广泛地用于移动电话，受更轻、更小、更薄需求的驱使，在移动通讯设备方面，挠性CSP封装将变得十分重要，闪存是最早使用HDI挠性封装的产品。

COF作为新兴的封装技术，特点有：

（1）尺寸缩小化、更薄、更轻；

（2）芯片正面朝下，线距细微化，可增加可靠度；

（3）在基板上可做区域性回焊；

（4）折弯强度较高；

（5）可增加被动组件：

（6）接脚数可降TAB（TapeAutomatedBonding）的一半。

目前COF技术已经成功应用在LCD（LiquidCrystalDisplay）面板上，并在手机、笔记本电脑、LCD显示器等产品的持续带动下，已经成为市场的主流。

COF基板的工艺制程和传统的FPC及IC安装技术兼容，其关键技术为精细线路的制作和IC芯片的安装。

挠性三维（3D）电子封装技术又称立体电子封装技术，是在X-Y平面二维封装的基础上，向三维方向发展的高密度电子封装技术。

采用三维多芯片叠层封装与传统的单芯片封装相比有以下优势：

（1）尺寸更小重量更轻。

相比传统单芯片封装，尺寸和重量缩小了40~50倍。

而相比MCM技术，体积缩小了5~6倍，重量减轻2~13倍；

（2）硅片的使用效率更高。

与二维封装相比，硅片效率超过100%；

（3）利用挠性基板可弯曲的特性，将芯片平面封装后进行基板的弯折形成三维结构，芯片间的连接通过FPC的线路连接，减少了芯片间的线邦定连接，提高连接的可靠性；

（4）使多叠层多芯片封装工艺简单化，结构简单化；

（5）与其它封装技术有更好的互联和可接入性。

近几年来，3D封装技术受到世界各国的广泛关注，美国、欧洲各国、日本等发达国家均投入巨资进行相关的研究和开发，并取得了相当可观的研究成果。

3D封装技术是指元器件在2D的基础上，进一步向Z轴方向发展形成的3D高密度微电子封装技术，其芯片叠层方式主要包括凸点式、引线键合式、硅片穿孔式、载带式及挠性基板折叠式。

由于挠性印制电路新材料、新工艺的迅速发展，挠性基板折叠式立体封装技术已经成为业界的一个研究热点。

二、基于挠性基板的3D封装的主要形式

OHTessera公司提出3DgZ折叠球型堆叠理念，并将其应用于叠层CSP封装；

欧洲的3D-plus公司和美国的Intel公司对3D挠性折叠封装技术进行了大量研究；

日本NEC开发的挠性载板的折叠式芯片尺寸封装，称为FFCSP（FlexibleFoldedChipScalePackage），曾JII桢道对超声波进行倒装芯片连接的FFCSP可靠性进行了研究；

ValtronicSA使用折叠理念，将逻辑电路、存储器和无源组件结合到单独的SiP中，应用于助听器和心脏起博器；

lntel最近对逻辑电路和存储器开发了折叠型堆叠芯片级封装。

下面分别对两种典型的挠性基板载体叠层封装结构进行介绍。

1、μZ折叠封装

μZ折叠封装被形象地称之为“折纸封装”，是在一个柔性基板的不同位置贴放多个芯片，芯片与基板用引线或凸点连接，然后在相应的位置上进行独立的灌封。

随后，将挠性基板折叠成紧凑的形状，每个芯片叠压在一个毗连的芯片顶部。

Tessera公司利用μZ折叠封装的思想，针对尺寸相同的芯片专门设计了μZ锡球叠层封装。

该封装结构是将每个芯片装在一个独立的基板上，然后借助挠性基板上的线路，将芯片的连接引导到基板的多排外部焊球，最后利用焊球连接上下层，实现封装堆叠。

整个封装模块连接线路板的引脚在最底部的基板上。

Intel利用Tessera公司3DμZ折叠球型堆叠理念，对逻辑电路和存储器开发了折叠型堆叠芯片级封装，并将其成功地应用于蜂窝式电话中。

ValtronicSA使用折叠理念，将逻辑电路、存储器和无源组件结合到单独的SiP中，应用于助听器和心脏起博器。

现在，该公司正在尝试添加微处理器、功率器件、无源组件和其他功能组件。

2、FFCSP封装

2002年日本NEC公司利用挠性基板可以折叠的特性，成功开发出一种能够以裸芯片大小的面积进行三维封装的技术一“FFCSP（FlexiblecarrierFoldedrealChipSizePackage）”。

FFCSP属于封装层叠型SIP的一种。

它是把具有粘接性的热塑树脂用作绝缘层的柔性底板（单层布线）。

先将裸芯片配置于柔性底板上，一边加热柔性底板，一边在芯片的两端弯曲底板，再使芯片的侧面和背面粘接到一起，完成单层封装体的制作。

然后利用上下面设计的外部端子和焊接工艺完成封装叠层。

FFCSP直接继承了封装叠层型SIP的优点。

它能够以单层封装为单位进行测试，与芯片叠层型SIP相比，提高了封装的成品率；

层叠芯片的枚数、外形尺寸和填充配置几乎没有任何限制；

由于可以将裸芯片和挠性底板粘接在一起，不需要在两者之间填入粘接剂，从而减少了封装叠层工序，降低了封装成本。

除此以外，FFCSP封装好像是用极薄的柔性底板将芯片包起来一样，与裸芯片相比，水平方向的面积仅仅增加了约1%；

与通用的芯片层叠型SIP相比，能够将水平方向的占用面积减小30%～40%。

NEC计划首先把FFCSP技术应用于大容量存储模块以及层叠SRAM和闪存EEPROM等不同的存储器，将来还准备将其应用于内置逻辑LSI、存储器和被动元件的叠层。

2007年NEC公司采用该技术试制出了叠层性DDR2SDRAM的记忆体模组，验证了其动作情况，并在2008年推出实用化的产品。