数字时钟课设Word文档格式.docx

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目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。

经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。

本次课程设计要求设计一个数字电子钟，基本要求为数字钟的时间周期为24小时，数字钟显示时，分，秒，数字钟的时间基准一秒对应现实生活中的时钟的一秒。

扩展部分有校正电路、闹钟电路功能。

因此，研究数字钟及扩大其应用，有着非常现实的意义。

关键词：

电子钟振荡电路分频校正蜂鸣电路

一设计目的

1）加深对数字电子知识的理解，巩固本学期所学的知识。

2）熟悉集成元器件的选择和集成电路芯片的逻辑功能及其使用方法。

3）掌握采用时序电路设计方法实现课题要求

4）掌握各芯片的逻辑功能及使用方法。

5）了解数字显示电子钟的组成及工作原理。

6）熟悉数字钟的设计与制作。

二设计任务

1）时钟的“时”用两位显示，即为24小时进制。

2）时钟的“分”、“秒”各用两位00——59显示，为六十进制计数。

3）有校时功能，可以分别对时及分秒进行单独校时，使其校正到标准时间。

4）系统有闹钟功能，可以进行5秒蜂鸣报时。

5）为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。

三设计要求

1）时钟的“时”要求用两位显示;

上、下午用发光管作为标志；

2）时钟的“分”、“秒”要求各用两位显示；

3）整个系统要有校时部分（可以手动，也可以自动），校时时不能产生进位；

4）系统要有闹钟部分，声音要响5秒（可以是一声一声的响，也可以连续响）。

四数字时钟原理框图

该系统的工作原理是：

1）由石英晶体多谐振荡器和分频器产生1HZ标准秒脉冲。

2）“秒电路”、“分电路”均为00—59的六十进制计数、译码、显示电路；

3）“时电路”为00—23的二十四进制计数、译码、显示电路。

五电路设计

整体电路设计：

在进行电路设计时，考虑到整体集成电路的承受能力，我们在选择器件时尽可能的选用同种型号的器件。

在进行芯片选择时我们选用TTL集成芯片，在确保功能完整的前提下，整个电路尽可能的少用芯片。

5.1秒脉冲电路设计

它是数字电子钟的核心部分，它的精度和稳定度决定于数字中的质量。

通常晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。

多谐振荡器电路与分频电路如下图所示。

多谐振荡器与分频电路为计数器提供计数脉冲和为计数器提供校时脉冲。

图1晶体振荡器电路与分频电路

可得多谐振荡器的频率为1Hz，R1为10M欧,C1为15~20pF，C2为5~30pF

使多谐振荡器产生频率为1Hz的方波信号。

5.2晶体振荡器工作原理

晶体振荡器产生32.768K赫兹的频率，经过十五分频电路后产生1赫兹的方波，进而送到74ls160进行计数。

十五分频电路是有一片CD4060在加上一片74ls74产生。

其中CD4060是14分频，74ls74是一个D触发器，在这里相当于一个二分频。

图二D触发器二分频示意图

图34060引脚图

5.3时、分、秒计数器电路

一般采用10进制计数器来实现时间计数单元计数功能，要实现这一要求，可选用的中规模集成计数器较多，这里推荐74LS160。

图474ls60

如果采用反馈清零方式时在计数一遍后进入重新计数时时间间隔不是一个时间脉冲而是两个，会造成计数不准，例如十进制从0000—0001—0010—……1001—1010（此状态虽不会显示但已经出来）—0000。

故现在采用反馈置数法实现，以十进制为例0000——0001——0010——……1001——0000（不会出现1010状态，故很准）其接法电路如图5图6。

秒信号经秒计数器、分计数器、时计数器之后。

分别得到显示电路，以便实现用数字显示时、分、秒的要求。

“秒”和“分”计数器应为六十进制，而“时”计数器应为二十四进制。

（1）六十进制计数器。

它由两块中规模集成十进制计数器74LS160，一块组成十进制，另一块组成六进制。

采用置数法时，当高位出现0101状态，低位为1001状态，即计到59（第60个脉冲），如图5所示六十进制计数器。

（2）二十四进制计数器。

它由两块中规模集成十进制计数器74LS160构成。

当高位出现0010状态，低位为0011状态，即计到第24个来自“分”计数器的进位信号时，产生反馈置数信号，如图6所示为二十四进制计数器。

图5两块74LS160构成的六十进制计数器

采用置数法74LS160的3、4、5、6引脚接地，低位的7、10、1引脚和高位1引脚接高电平，高位7、10引脚接低位15引脚。

其14—11引脚接显示译码器的7、1、2、6引脚。

图6两块74LS160构成的二十四进制计数器

5.4译码显示电路

选用器件时应当注意译码器和显示器件相互配合。

一是驱动功率要足够大，二是逻辑电平要匹配秒计数器、分计数器、和时计数器的计数分别输送给各自的显示译码器74LS48，在数送给各自的数码管，显示出时、分、秒的计时。

电路如图7所示为计数、译码显示电路。

图7译码显示电路

图874LS48引脚图

这里采用74LS48作为显示译码器，A0~A3接74LS160的QA~QD端3、4、5引脚都接高电平，9~15端接七段数码管。

七段数码管引脚图如下图（共阴极）

图9七段数码管引脚图

5.5校时电路

在刚接通电源或者时钟走时出现误差时，则需要进行时间的校准。

因此，应截断时分的直接计数通路，并采用正常计数信号与校时信号可以切换的电路接入其中。

故我们设计了对时、分、秒各自校时的电路。

设计原理是：

将74ls160的两个使能端接在一起后接到单刀双掷开关的公共端，再将进位端和高电平分别接到另外两端。

当开关按下时接入高电平，反之便会接到进位端。

图10校时部分电路

5.6定时电路设计

每当数字时钟计时与所设定的时间相同时开始发出5s的响声，响声是从第1s开始到第6s,响声的频率一样，即所发出的声音是一样的没有变化。

定时电路即逻辑见下图。

图11定时响5s真值表

由卡诺图可以计算出定时响5s的逻辑，其逻辑电路连接见下图