VDMOS功率晶体管的版图设计Word格式文档下载.docx
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电力电子技术的不断发展为半导体功率器件开拓了广泛的应用领域，而半导体功率器件的可控制特性决定了电力电子系统的效率、体积和重量。
实践证明，半导体功率器件的发展是电力电子系统技术更新的关键。
通常，半导体功率器件是一种三端子器件，通过施加于控制端子上的控制信号，控制另两个端子处于电压阻断（器件截至）或电流导通（器件导通）状态。
20世纪50年代初，世界上第一只可控性半导体器件双极结型晶体管（BJT）诞生，从那时起，BJT开始广泛应用于各类电子系统中，并促使人类真正进入大功率电能转换的时代。
实际上大容量电功率概念与半导体器件技术相结合的研究开发从50年代就已经开始。
1958年世界上第一只晶闸管（早期称为可控硅整流管，300V/25A）研制成功，使半导体技术在工业领域的应用发生了革命性的变化，有力的推动了大功率（高电压、大电流）电子器件多样化应用的进程。
在随后的二十多年里，功率半导体器件在技术性能和应用类型方面又有了突飞猛进的发展，先后分化并制造出功率逆导晶闸管、三端双向晶闸管和可关断晶闸管等。
在此基础上为增强功率器件的可控性，还研制出双极型大功率晶体管，开关速度更高的单极MOS场效应晶体管和复合型高速、低功耗绝缘栅双极晶体管，从此功率半导体器件跨入了全控开关器件的新时代。
进入90年代，单个器件的容量明显增大，控制功能更加灵活，价格显著降低，派生的新型器件不断涌现，功率全控开关器件模块化和智能化集成电路已经形成，产品性能和技术参数正不断改进和完善。
电力电子技术的不断发展及广泛应用将反过来又促进现代功率半导体器件制造技术的成熟与发展。
20世纪70年代末，随着MOS集成电路的发展，诞生了MOS型半导体功率功率VDMOS器件结构与优化设计研究器件。
MOSFET不仅是微电子学的重要器件，有趣的是，它也是重要的功率半导体器件。
作为功率器件，其发展过程基本上是在保留和发挥MOS器件本身特点的基础上，努力提高功率（即增大器件工作电压和电流）的过程。
功率MOS是电压控制型器件，通过栅极电压控制器件的关断或开通，与BJT等双极型器件相比，极简化了输入驱动线路，同时更容易实现电力电子系统的集成化。
而且，对于击穿电压小于200V的器件，可以通过增大单位面积的沟道宽度使导通电阻和开通损耗降到最小，此外，功率MOS还具有更高的开关速度和更宽的安全工作（SOA），这使得功率MOS在低压、高频系统中得到了广泛的应用。
但是，由于没有类似双极器件少子注入产生的电导调制效应，随着器件击穿电压增大（大于200V），其导通电阻急剧增大，极限制了功率MOS击穿电压的提高，也限制了它在高压系统的使用。
功率MOSFET工艺水平的提高和额定电压、电流指标的增大，标志着电力电子向着大容量、高频率、快响应、低损耗方向发展。
理论分析和实验研究表明，电器产品的体积与重量的缩小与供电频率的平方根成反比，故电力电子器件的高频化始终是技术发展的主导方向。
器件工作频率的提高，可使电气设备在制造中节省材料，在运行时节省能源，设备的系统性能也大为改善，尤其是国防及航天工业具有十分深远的意义。
进入20世纪90年代，电力电子器件则朝着产品标准化、结构模块化、功能复合化、功率集成化、性能智能化的方向发展。
目前，先进的模块已经包括开关元件和反向续流二极管及驱动保护电路等多个单元，并已实现产品标准化和系列化，在电性能一致性与可靠性上也达到了极高的水平。
第2章VDMOS器件的结构和基本工作原理
2.1VDMOS器件结构特点
新一代功率半导体器件VDMOS（verticaldoublediffusedMOS）即垂直导电双扩散MOS作为第三代电力电子产品，由于是多子器件，具有MOS器件的一切优点，如：
开关速度快、驱动功率小。
VDMOS采用自对准工艺，大大提高了单位面积中元胞的数量，并且并联的元胞具有负的温度系数，有利于大电流和更宽的安全工作区的实现。
此外，与一般MOS相比VDMOS具有更短的沟道，线性好，实用性强。
功率MOSFET的发展主要是从增大器件电流电压、提高器件耐压和工作频率三方面来进行。
增大器件电流电压主要是减小导通电阻Ron；
提高器件耐压除选取合理的高阻漂移区以外，在结构上还要增加沟道长度L，否则沟道容易穿通。
由晶体管原理可知，该器件的漏极电流ID与沟道的宽长比（Z/L）成正比，即
IZLD
增加沟道长度会使器件工作电流变小，所以设计器件时必须根据要求综合考虑工作电流和耐压两方面的因素。
一般工艺所做的沟道长度为2μm左右，这些因素决定了单位栅宽的的电流为1A/μm的数量级。
由此可见要增加器件允许工作电流，一个办法是增加栅宽Z，即在一定的面积下把栅做成n条并联的叉指结构，这样电流可增加至2n倍；
另一个方法就是做成许多元胞并联的元胞结构，P阱可以做成正方形或六边形。
无论哪种
结构都要在工艺上保证成品率，否则一个单元失效整个管芯报废。
图2.1是VDMOS的横纵结构图。
一般VDMOS的耐压主要是由高阻漂移区来承担，为了保证表面不被击穿，在所有单元的最外圈要采用一定的终端保护技术，如：
场板、场限环、等位环等。
图2.1VDMOS元胞的横纵结构
2.2VDMOS器件的工作原理
截止：
漏源极间加正电源，栅源极间电压为零。
P基区与N漂移区之间形成的PN结J1反偏，漏源极之间无电流流过。
导电：
在栅源极间加正电压UGS，栅极是绝缘的，所以不会有栅极电流流过。
但栅极的正电压会将其下面P区中的空穴推开，而将P区中的少子—电子吸引到栅极下面的P区表面当UGS大于UT（开启电压或阈值电压）时，栅极下P区表面的电子浓度将超过空穴浓度，使P型半导体反型成N型而成为反型层，该反型层形成N沟道而使PN结J1消失，漏极和源极导电。
图2.2VDMOS纵向剖面图
从上图这个典型的VDMOS单元结构中可以看出，通过多单元并联方法达到增大导通电流的目的。
上面的n+为源区，与p+区相连接，n-外延层为漂移区；
下面的n+
为漏区，p型沟道区通过双扩散工艺形成，其宽度通过工艺条件调节。
当栅极加电压时，p区形成横向沟道，电流向下通过漂移区到达漏区。
在图2.2这个由两个元胞组成的VDMOS的剖面结构图中，由图可知沟道是通过硼磷两次扩散在水平方向形成的。
真正的VDMOS是由许多单元图形并联而成的集成器件，硅栅网格将各单元的栅极相连，底部作为公用的漏极。
当栅源电压大于器件的阈值电压时，在栅下的P区形成强反型层即为电子沟道，那么在漏源电压的作用下N+源区的电子通过反型层沟道，经由高阻漂移区至衬底漏极形成漏源电流。
当GV于阈值电压TV，栅下不能形成反型层沟道，漏源之间是由反偏PN结所组成，由于漂移区的浓度较低则耗尽层主要向漂移区一侧扩展，这样就可以维持较高的击穿电压。
VDMOS结构中短的沟道以及足够厚的漂移区相结合是获得大电流、高频率响应以及高耐压的保障。
GSVTVDSVS小时
双扩散工艺的发明孕育了VDMOS的诞生，但因受当时工艺条件的限制都采用铝栅工艺，后来发展成为硅栅工艺，元胞图形也进一步优化，其中，多晶硅栅被埋藏在源极金属的下面，源极电流流过水平沟道，经过栅极下面的积累层再穿过纵向n-漂移区流到漏极。
这种结构的功率MOS，在工艺上与先进的超大规模集成电路（VLSI）工艺相兼容，因此发展很快。
2.3VDMOS器件的主要特性
VDMOS器件结构如图示，漏极布置到与源极、栅极相反的另一表面。
采用多元胞并联以增大导通电流。
设置了高阻厚n-外延层（以n沟道器件说明，p沟道类似），引入体PN结提高击穿电压。
为避免高电压下的表面击穿，又引入了场板、场限环等终端结构。
栅极为零偏压时无沟道形成，漏源之间的电压加在反偏PN结上，器件处于阻断状态。
当栅极电压超过阈值电压时，Pbase中形成沟道，器件处于导通状态。
功率MOS场效应晶体管是多子器件，不存在少子注入效应，在高频应用领域明显优于双极晶体管。
此外它与双极功率器件相比具有诸多优良性能，以下分别阐：
1）、1．高输入阻抗、低驱动电流
VDMOS器件为电压控制，具有很高的输入阻抗，驱动电流在数百纳安数量级。
输出电流可达数十或数百安，直流电流放大系数高达108-109，VDMOS管的这一
优点给电路设计带来极大的方便。
2）、开关速度快、高频特性好
VDMOS管是靠多数载流子导电的多子器件，没有少子贮存延时效应，VDMOS的载流子是电场控制的，开关时间基本上决定于寄生电容和寄生电感，不像双极型晶体管那样，存在着有源区少子的注入和抽取现象。
所以VDMOS管的开关速度远大于双极型管。
VDMOS管的载流子运动是快速的漂移运动，因而具有良好的高频特性。
3）、负电流温度系数、热稳定性优良
VDMOS管的沟道电阻具有正的温度系数，器件电流具有负的温度系数，因而VDMOS器件具有良好的电流自动调节能力，图2.2给出漏极电流Id与温度t的关系。
此外，该器件具有均匀温度分布的能力，不会形成局部热斑，因而可以避免热电恶循环。
图2.2电流负温度系数图2.3VDMOS的安全工作区
4）、安全工作区域宽、有效避免二次击穿
由于VDMOS器件电流的温度系数为负值（图2.2），不存在局部热点和电流
集中问题，只要合理设计器件，可以从根本上避免二次击穿。
VDMOS管的安全工
作区如图2.3所示，它比双极型管的宽。
5）、高度线性的跨导，输出阻抗高放大失真小
图2.4功率VDMOS的I-V特性
功率VDMOS的I-V特性如图2.4所示，功率VDMOS的在饱和区，Id随Vg是线性增加的，这时跨导是常数。
这是因为，功率VDMOS的沟道很短，极易发生漂移速度饱和，此时漏极电流就与沟道两端的压降无关，但仍与反型沟道中的电荷密度成正比。
图中还可以看出，功率VDMOS在饱和区输出特性曲线很平，即输出阻抗很高，远大于一般MOSFET。
这是因为对有源区起有效漏电压作用的VD本身远小于漏电压VD，当VD变化时，由于P阱对电场有一定的屏蔽作用，P区的表面的边界上电位VD变化甚小。
再者，这时沟道区电子本身速度是饱和的，随VD的变化又极小，因此，电流几乎与VD值无关，即沟道长度调制效应不明显。
第3章VDMOS器件结构的设计
3.1VDMOS结构的原胞设计
一个完整的VDMOS器件是由多个相同的VDMOS元胞并联来实现芯片的整体的各种性能。
它的尺寸大小主要由VDMOS元胞的尺寸大小以及所并联的元胞个数量N的值共同决定的。
条形元胞的结构的俯视图和截面图分别如图3.1和图3.2所示
图3.1条形元胞结构的俯视图
图3.2条形元胞结构的截面图
VDMOS的元胞结构由横向和纵向参数共同确定，横向参数主要是：
多晶窗口即源区窗口尺寸PW、多晶区尺寸PT；
纵向参数主要有：
衬底厚度、外延层厚度、栅氧化层厚度以及金属互联厚度，其中衬底和外延层厚度占95%以上。
3.1.1VDMOS元胞的横向尺寸参数的设计
从VDMOS结构被提出使用以来，研究人员就不停的寻找优化VDMOS的元胞结构，以提升VDMOS器件的整体性能和成本的最有化。
其中目前使用较为广泛的有六角形元胞、条形元胞、方形元胞。
经研究人员进行大量的数值分析以及模型的模拟分析指出，六角形元胞形成六方方格和方形元胞形成的方形方格都能较有效的利用芯片面积。
其中六方形元胞的设计方法是最接近理想元胞结构，即圆形元胞，能够在高耐压、低导通电阻、高跨导之间实现较好的最优化设计。
不同形状的元胞结构，其工艺步骤以及实现的工艺难度也不一样，工艺难度上以条形和方形结构的元胞实现较为容易，而六边形的较为复杂。
本文所用的元胞结构是条形元胞结构，其工艺实现简单，公司对这种而结构的生产经验非常丰富，而且它对实现击穿电压、导通电阻之间的优化设计满足要求。
元胞的横向参数除了对导通电阻的影响外，横向参数PW、PT过大会使得元胞面积增加，从而导致芯片的面积过大，成本增高。
所以横向参数的选择会尽量小，其最小尺寸还应由实际的生产工艺的条件水平决定。
在多晶窗口区分别有N+体区、P+区以及接触孔三次光刻，这使得多晶窗口区的尺寸PW就应由工艺参数刻蚀和光刻所决定。
在一条确定的生产线上，光刻的工艺参数有光刻的最小线宽a（即光刻机所能
选择的最小线条的宽度）和光刻精度b（即两次版光刻是套刻的最小误差）。
腐蚀工艺的主要参数有腐蚀速率和腐蚀期间不同物质的选择比以及同一物质的各个方向上的选择比。
腐蚀工艺的这些参数与覆盖多晶的二氧化硅的质量决定了工艺线上多晶与孔之间的最小距离c。
由此可以得到PW的最小尺寸：
公式（3.1）
根据实际生产线的生产水平情况，我们做如下的选择：
原胞尺寸总宽度为10um。
3.1.2VDMOS元胞的纵向尺寸设计
VDMOS的纵向结构尺寸的主要组成部分为外延层的厚度。
外延层的厚度和掺杂浓度主要取决于击穿电压的要求，这两个参数同时影响着器件导通电阻的特性。
低掺杂浓度和高的外延层厚度能事器件的击穿电压增加，但同时导通电阻也会大幅上升，所以器件的设计要再满足击穿的电压的同时，尽量减少外延层带来的导通电阻的增加。
对于VDMOS设计来说最佳的结果就是获得高的击穿电压和低的导通电阻，但鱼与熊掌不可兼得，两个参数对材料以及其他参数说提出的要截然相反的，功率器件存在击穿电压与导通电阻之间的矛盾。
而对两者起到决定性作用的都是外延层的参数（即外延层的掺杂浓度和厚度）。
在设计过程中，首先要满足的是击穿电压的要求，所以设计之初，外延层参数主要取决于所要设计的器件的击穿电压的数值。
作为不可调和的两个矛盾之间一个桥梁，找到一个外延层掺杂浓度和厚度的最佳设计方案就显得尤为重要。
由前人的理论分析得出了雪崩击穿电压与外延层的掺杂浓度以及厚度之间有如下关系式：
（公式3.2）
本文的外延层是在基本遵循以上两式的基础上，再根据实际市场的情况以及以前的一些生产经验所进行的选择。
其具体的参数如下：
外延材料为磷，电阻率为1.5Ω.cm，厚度为12μm，而加上N+衬底的厚度的硅片总厚度约为450μm。
3.2终端设计技术
VDMOS为提高耐压而采取的终端技术有多种形式，从不增加工艺步骤的角度来考虑，场板和场限环较为广泛。
由于单一的场板对提高击穿电压效果不是很理想，而单一的场限环受表面电荷的影响较大，容易引起击穿电压蠕变。
故型谱产品的终端采用的是场限环和场板相结合的技术，场限环可以减缓平面结曲率效应造成的PN结击穿，而场板又可以屏蔽表面电荷，防止表面电荷对击穿电压的影响。
普通功率器件，由于结是分立的，所以在结的角、边处会存在曲率，这导致表面的电力线较为密集，使得器件表面的电场强度比体的高而提前击穿，击穿电压大大下降，这就是电场集中效应。
结终端技术（JTT:
JunctionTerminationTechnology）是缓解结电场集中效应，提高击穿电压的有效手段。
JTT主要分为两种类型：
（1）在主结边缘设置延伸结构，将主耗尽区向外扩展，降低了边沿位置的电场强度，最终提高击穿电压。
（2）利用刻蚀手段，将主结边沿刻成台面、曲面以及深槽的形状。
通过改变结边沿的形貌，最终达到改善表面电场分布，提高击穿电压的目的。
应用于VDMOS器件中的主要结终端技术主要有场限环（FLP）结构、金属场板（FP）结构、结终端扩展（JTE）结构以及几种结构的结合使用等。
3.2.1场板的结构（FP）
场板的基本结构如图所示。
图3.3场板的基本结构示意图
场板结构主要是由接触金属层和多晶硅层延伸超过P+N结形成的，与源区相
连的金属板使得P+N结处于反向偏置状态，这样就会使N区表面成为电子耗尽区。
这个由场板引起的耗尽区使未带场板时的平面耗尽区曲率半径变大，从而使得柱
面结区峰值电场下降，击穿电压提高。
场板结构提高电压能力主要与氧化层和场板的金属有关。
如果氧化层厚度过
薄，会使B区出现强反型P型沟道，如果两个P区提前相连，器件可能会出现低
击穿；
如果氧化层厚度过厚，N区将不足以耗尽，在场板的边缘会出现电场集中，
从而导致器件的结低击穿。
随着场板长度的增加，结击穿电压也会随之上升。
不
同的场板长度对应形成的电场分布也不同，在场板的边缘会出现一个电场峰值。
除了图2.9的基本场板结构外，还有其他场板结构在提高击穿电压上有很大的
作用。
如斜坡场板结构，台阶场板结构，电阻场板结构等
3.2.2场限环技术（FLR）
现代半导体功率器件在结终端技术的应用中，场限环技术是被使用比较广泛
的一种，因其与现代平面工艺完全兼容，工艺需求简单，并且提高击穿电压的效
果也可以得到满足。
场限环的基本结构图如图3.4所示
图3.4场限环的基本结构图
图中显示的单场限环结构，当主结的电压逐渐增加，耗尽区开始往外慢慢延展，在主结的电压达到雪崩击穿电压值之前，左右两结（主结和场限环）的耗尽层已经在D1区域交接，此时主结的电压如果继续增加，则增加的电压将自然的落在场限环上，也就是说，场限环在某种程度上相当于起到了对主结进行分压，并明有助于增加主结耗尽区的曲率半径。
场限环的分压能力主要由场限环的个数，环之间的间距以及环的结深决定的。
第4章VDMOS的版图设计
4.1版图设计
本次设计的器件采用全定制的版图制作方案，采用Tanner公司的L—Edit（v11.1）版图制作与验证软件在PC机上完成。
在芯片版图设计时，考虑到多晶有一定电阻，元胞栅源电压将有一定偏移。
为减少偏移，将连接多晶的铝条连成叉指状。
在芯片拐角处，为减缓终端结电
场集中程度，环结处理上采用较大曲率，使其缓慢过渡。
在理论分析的基础上，结合仿真结果，给出了wr2.5A60V的版图示意：
对耐
压60V、电流容量为2.5A的VDMOSFET版图进行了设计，采用条形元胞，元胞
数为23453个。
图4.2、4.4分别为用L-edit软件画出的最终版图：
主要由部的cell单元和周围的终端结构两部分组成。
终端结的作用就是保证器件在高压情况下的边缘部分能达到耐压的要求。
在实际的设计中除了在四周适当布置短路栅以外，在版图里边大约1到1.5mm布置一条短路栅，可保证栅极加电压时，每一个元胞可以均匀开启。
但短路栅的条数不宜太多，否则会占用太多面积而使元胞数目减小,进而影响器件的电参数，尤其是导通电阻。
下面以2个典型样品的版图为例：
1）、wr2.5A60V
wr2.5A60V的版图示意：
对耐压60V、电流容量为2.5A的VDMOSFET版图
进行了设计，采用条形元胞，元胞数为23453个。
图4.1wr2.5A60V版图示意图4.2wr2.5A60VVDMOS版图
2）、wr10A100V
wr10A100V的版图示意：
对耐压100V、电流容量为10A的VDMOSFET版图进行了设计，采用方形元胞，元胞数为22696个。
图4.3Wr10A100V版图示意图
图4.4wr10A100V版图
此次版图设计，在理论推导过程中，综合考虑击穿电压和和导通电流，设计了新的元胞尺寸比例，大大缩小了芯片面积，成功实现将众多元胞集成在一块芯片上。
同时，终端结构设计过程中，做了大量的模拟与分析，在反复优化的基础上，采用场限环和场板的方式，提高了器件可靠性，并有效减小芯片面积，最终完成了样片设计。
以上分别基于60V、100V、VDMOS的设计，在理论分析计算的基础上，借助ISE和L-edit通过计算机模拟仿真得到最终版图。
VDMOS主要应用在高电压和大电流两种情况，在一些特殊的需求方面亦具有不可替代的作用。
近几年来系统对电源的要求趋向于低压、大电流化，因此，多进行一些这方面的设计是具有一定意义的。
本文的研究工作对VDMOS的设计和研制有一定参考作用。
4.2工艺流程
本次VDMOS的工艺步骤的设计，其具体的一个过程如下图所示：
VDMOS的工艺流程图
表中可以看出，器件从外延片到一个能实现较完整功能的产品，需要经过不同的工艺步骤共同的作用。
其中，较为主要的工艺步骤有：
氧化、光刻、掺杂（离子注入）。
4.2.1氧化
硅可以通过化学反应方式直接生成自身氧化物二氧化硅来做钝化层，这是硅在半导体材料中的应用中更为广泛的一个重要原因。
二氧化硅生长较为容易，可直接在硅片上反应生成，绝缘性好，可以用来做阻挡层，光刻时可作为掩膜使用。
氧化的实现方式主要分干氧氧化和湿氧氧化两种。
干氧氧化是纯净的氧气通入干燥的硅片表面直接反应生成二氧化硅。
湿氧氧化通常是O2和H2在管口点燃反应生成H2O，而后Si和H2O反应生成二氧化硅。
干氧氧化的氧化速度相对较慢，但其氧化层的质量高，一般MOSFET的栅氧化层就是用干氧氧化形成的。
湿氧氧化的氧化速率快，但氧化层质量较差，一般在普通阻挡层和绝缘层时使用。
在氧化层质量要求相对较低的时候一般选择氧化速度较快的湿氧氧化方式，这样可以提高氧化速度节约时间成本。
本文所用的氧化方式为湿氧氧化和干氧氧化的结合，其中栅氧化用的是干氧氧化以保证栅氧的质量，尽量减小栅电荷对器件得寄生电容等重要参数带来的影响；
场氧化用的是湿氧氧化，其对氧化层质量的要求较低，用湿氧可以加快生成时间，节约成本。
本文湿氧氧化工艺的主要工艺流程：
1000度下湿氧长场氧9500A，950度下长干氧600A
主要氧化步骤以及目的:
场氧化：
用于阻挡隔离，保护非有源区免受后续工艺影响。
栅氧化：
用于形成金属氧化层半导体的M-O-S结构，形成MOS元胞的栅氧。
4.2.2光刻
光刻作为现代
升级会员 