Multisim7快速入门第12章Word文档格式.docx
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其次，克服了由于计算机内部总线的多样性如ISA、EISA以及PCI等标准给用户造成的不便，用户完全不必再考虑计算机的内部插槽标准，简化了系统的构建过程；
另外，采用外置式的控制体系很容易实现系统硬件与工作软件在形式上的分离，系统的测试与维护也相对容易，不必打开计算机而直接在计算机外部进行系统维护，系统故障修复、软件升级也相对简化。
外置式所采用的接口常见的有RS232、RS485、IEE1394、USB、EPP等。
EPP（EnhancedParallelPort）也称增强型并行口，与其他的接口相比，它的传输速率和传输距离都适中，但是实现时不需要外加软、硬件驱动电路，所以实现容易，成本较低。
EPP是一种与SPP（StandardParallelPort）兼容且能完成双向数据传输的协议，微机标准并行口SPP的局限性限制了并行口在高速通信、控制以及数据采集等方面的进一步应用。
为此，Intel、Xicom和Zenith公司发起制定了EPP（EnhancedParallelPort）协议，极大地改善了PC机并行口的数据传输能力，使得利用并行口的数据传输率接近标准PC内部ISA总线的传输率，其传输速率可达500kB/S~2MB/S。
EPP协议能够在一个ISAI/O周期内实现一字节数据的交换，其数据传输率与PC总线相当，可高达2MB/s。
EPP兼容了SPP，对基地址+0～+2寄存器的操作功能与SPP完全相同，这就保证了它与标准型并行口外设和打印机的兼容性。
12.1.2EPP协议的信号定义
EPP协议是一种与SPP兼容且能完成双向数据传输的协议。
该协议为用户提供了更强大的功能和更灵活的设计手段。
设计者可以灵活应用这些单／双向信号以满足各自的特殊要求。
EPP使用的是计算机并行接口，常用的EPP协议的信号定义及描述如表12-1所示。
表12-1 EPP协议的信号定义
EPP信号名
EPP信号方向
EPP信号描述
对应并口引脚
Nwrite
输出
低电平写，高电平读
1
Ndatastb
低有效，进行数据读写
14
Naddstb
低有效，进行地址读写
17
Ninit
低有效，复位外设
16
Intr
输入
外设中断，外设对主机产生中断请求
10
Nwait
握手信号，为低表示可以开始一个周期，为高表示可以结束一个周期
11
AD[0..7]
双向
双向数据/地址总线
2～9
用户定义
用户可灵活定义
12
13
15
GND
信号地
18-25
12.1.3EPP寄存器
PC机通常有两个打印并行口基地址，一个为378H，另外一个为278H。
基地址开始的三个低位寄存器主要是为了保证和SPP兼容，
EPP模式使用与SPP模式相同的基地址，定义了8个I/O地址。
基地址+0是SPP数据口，基地址+1是SPP状态口，基地址+2是SPP控制口。
这3个口实际上就是SPP模式下的数据、状态和控制口，这样保证了EPP模式和SPP模式的软硬件兼容性。
基地址+3是EPP地址口，向这个I/O口中写数据将产生一个连锁的EPP地址写周期，从这个I/O口中读数据将产生一个连锁的EPP地址读周期。
在不同的EPP应用系统中，EPP地址口可以根据实际需要设计为设备选择、通道选择、控制寄存器、状态信息等，给EPP应用系统提供了极大的灵活性。
基地址+4是EPP数据口，向这个I/O口中写数据将产生一个连锁的EPP数据写周期，从这个I/O口读数据将产生一个连锁的EPP数据读周期。
基地址+5~+7与基地址+4一起提供EPP数据口的双字操作能力。
下面以数据写周期为例如图12-1中b图所示，说明并口在EPP模式下向外设写数据过程的时序，具体步骤如下：
（1）程序执行数据写命令。
（2）计算机首先检测Nwait信号，如果Nwait为低，则表明外设已经准备好，可以启动一个EPP周期了。
（3）计算机把Nwrite信号置为低，表明是写周期，同时驱动数据线。
（4）紧接着计算机把Ndatastb信号置为低，表明是数据周期，此时Nwrite和Ndatastb同为低。
当外设在检测到Ndatastb为低后读取数据，也就是数据从并口数据总线传到外设。
（5）接着外设把Nwait置为高，表明已经读取数据，计算机可以结束该EPP周期。
（6）最后计算机把Nwrite和Ndatastb置为高。
这样，一个完整的EPP数据写周期就完成了。
将如图12-1中b图所示Ndatastb信号如果换为Naddstb信号，就是EPP地址写周期。
图12-1 写周期时序
如图12-2中a和b图所示是EPP读周期，与EPP写周期类似，只不过是由外设来驱动EPP的数据/地址线，将外设数据/地址送入到EPP的AD0-AD7数据/地址总线上。
图12-2 读周期时序
12.2设计概述
12.2.1设计要求
本设计的主要目的是说明数据采集卡的设计原理和方法，因此对设计参数要求不是太高，而且因为受Multisim7内仿真元件的限制，部分元件无法仿真，只是对其使用原理进行说明。
设计要求如下：
单通道、输入±
5V电压、采集卡存储器容量64kByte、触发方式采用软件触发、采样频率100kHz，采用查询方式。
注意：
此处的采样频率只是一个大致的值，主要受到Multisim7中A/D转换器的限制，因为Multisim7没有现实的A/D转换器，只有虚拟元件，只能仿真其工作原理。
12.2.2设计原理
采集卡的原理框图如图12-3所示，其工作原理如下：
（1）首先输入模拟信号通过采集卡的模拟部分，该部分主要由运算放大器构成，可对信号进行放大并将双极性信号变成单极性信号以便于A/D转换器输入。
（2）信号经A/D转换器模数转换后输出8位数字信号经锁存器锁存后输入到RAM（随机存取存储器）暂时存储，由于计算机在并口工作方式下数据传送速率不是太快，因此大多在数据采集卡上设计RAM，将数据暂时存放在采集卡上，待一次采样结束后将数据从采集卡的存储器读入到计算机。
（3）地址发生器为存储器提供地址信号，当数据存满后，地址发生器将产生一触发脉冲，该触发脉冲一是关断时钟产生电路的时钟输出；
二是通知计算机可以将存储器中的数据通过总线缓冲器读入到计算机中了。
（4）所有的控制信号的输入和输出都通过时序逻辑控制部分进行。
由于在数据采集过程中计算机需要对采集的某些过程进行控制，因此需要输出控制信号到外设；
计算机也需要知道外设的状态，因此需要将外设的某些状态信号输入到计算机。
（5）时钟产生和控制电路主要由石英晶体振荡电路和时钟控制部分组成，石英晶体振荡电路产生时钟信号；
时钟控制部分主要控制时钟的关断、设置A/D转换器和地址发生器的时钟延时等。
图12-3 采集卡原理框图
12.3采集卡各模块设计与仿真
12.3.1模拟部分设计与仿真
模拟部分主要是由运算放大电路组成，包括一反向比例放大电路和加法电路如图12-4所示。
比例放大电路主要对输入信号进行适当放大，由图12-4中运放U2构成。
由于一般A/D转换器要求正极性电压输入，因此需要把双极性信号转换成单极性信号，此处采用一加法电路来实现，由图12-4中运放U1构成。
建立如图12-4所示电路后，启动仿真将观察到如图12-5所示波形，输入的双极性正弦波经过该电路后变成了单极性。
图12-4 模拟部分电路
图12-5 模拟部分输入输出波形
12.3.2A/D转换器仿真分析
Multisim7只提供了一种虚拟A/D转换器模型，从Mixed库中找到该元件放到电路工作区，为了使电路变得简洁，将图12-4中的模拟电路部分生成子电路（Subcircuit）作为A/D转换器的输入（子电路创建方法见2.3.3节），建立电路如图12-6所示。
其中Signal子电路就是图12-4中所示电路即数据采集卡的模拟部分，信号通过A/D转换器后，输出8位数字信号并由锁存器琐存，为方便观察仿真结果，采用两个数码管显示输出的数字信号。
其中D0-D7是输出的数字信号，该数字信号将输入到图12-8中存储器数据端（DQ0-DQ7）暂时存储。
建立电路如图12-6所示后，启动仿真，将观察到数码管读数变化，其变化值和波形有着对应关系，当正弦电压波形到达峰值时数码管应显示FF，到达0时数码管应显示00。
图12-6 A/D转换器电路
图中放入VCC和GND（数字地）的目的是为数字元件提供电源和地，不需要与其他元件相连接，只是象征性放在电路中。
12.3.3存储器和地址发生器部分
1．地址发生器电路
该电路主要目的是为存储器提供地址，本设计采用4片74HC163构成16位地址发生器。
该地址发生器电路如图12-7所示，对其说明如下：
●地址发生器时钟输入由两个部分组成，其中Addrclock是时钟发生电路产生的，主要用于当信号存入到存储器时为地址发生器提供时钟信号；
而另外一个时钟信号Dataread是由时序逻辑控制部分产生，用于将存储器中的数据读出时为地址发生器提供时钟信号。
●4片74HC163的输出端QD、QC、QB、QA分别接到存储器的16根地址线A15-A0，地址范围为64kByte。
●ADDCLR是由时序逻辑控制部分产生并用于对地址发生器地址清零，当为低时，所有地址线全部清零。
●当地址发生器计数到FFFF时，将产生一触发脉冲，输入到D触发器的时钟输入端，由于D触发器的D端接VCC（高电平），因此将使D触发器翻转，产生一高电平信号EOC，该信号通过三态门输入到并口的AD0如图12-10所示，计算机在查询到AD0位为高时，知道此时存储器已经存满，可将存储器数据读入到计算机中；
同时该信号将关断时钟产生电路的时钟输出如图12-11所示。
MER是存储器读允许信号（低电平有效），当地址发生器计数满后，MER将为低，允许将存储器数据读出。
●D触发器中CLR端是时由序逻辑控制部分产生用于对D触发器状态清零，如果计算机将存储器数据全部读入后，在开始下一次数据采集前，需要将D触发器的状态清零。
在图12-7所示电路下，启动仿真开关，将观察到数码管开始计数，当数码管U4计数到F时开始进位到U5，直到最后四只数码管变成FFFF，将使D触发器产生翻转使EOC信号为高，MER为低。
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