苏州科技学院《计算机组成原理B》实验报告Word格式.docx

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专业：

计算机科学与技术

班级学号：

学生姓名：

指导老师：

实验日期：

2014.4.28成绩评定：

____________

实验名称：

运算部件实验：

加减法器设计

实验内容：

启动QuartusII，可以采用图形化设计，也可以采用VHDL语言编程设计。

然后进行编译调试，最后运行仿真模拟，查看仿真结果。

采用图形化设计时先设计CAS单元，然后使用CAS单元设计四位加减法器。

查看仿真结果时要考虑四种情况：

加法、减法、正溢、负溢。

还可以尝试AB均为正、AB均为负、A为正B为负、A为负B为正时候的加减法。

1、一位全加器的实现

2、一位可控加减法单元CAS的设计

3、四位加减法器设计

实验目的：

1.熟悉用QuartusII进行逻辑电路设计的方法。

2.通过4位加减法器的设计，掌握加减法器的基本原理。

VHDL程序或图形设计电路图：

1.一位全加器的VHDL程序CAS

2.一位可控加减法单元CASDY的设计VHDL程序

3.四位加减法器设计的设计VHDL程序

仿真结果与分析：

1.一位全加器的CAS仿真结果

2.一位可控加减法单元CASDY的仿真结果

3.四位加减法器设计的仿真结果

心得体会：

掌握了如何使用QuartusII创建部件图、波形示例图、仿真部件图以及如何利用生成的报告分析部件的功能结果，如：

一位全加器的实现，一位可控加减法单元CAS的设计，四位加减法器设计。

2014.5.5成绩评定：

并行乘法器实验

然后进行编译调试，最后进行仿真模拟，查看仿真结果。

1.不带符号的阵列乘法器

2.带符号的阵列乘法器

3.设计一个5位求补器。

4.设计一个55的不带符号的阵列乘法器。

5.设计一个66的带符号的阵列乘法器。

1.掌握原码并行乘法器的基本原理。

2.掌握带求补器的补码阵列乘法器的基本原理。

1.一位加减法单元CASDY的设计VHDL程序

2.不带符号的阵列乘法器的设计VHDL程序

3.求补器的设计VHDL程序

4.5*5位带符号的阵列乘法器设计VHDL程序

一位加减法器仿真结果

乘法器仿真结果

带求补器的乘法器仿真结果

掌握了如何使用QuartusII创建部件图、波形示例图、仿真部件图以及如何利用生成的报告分析部件的功能结果，如：

不带符号的阵列乘法器带符号的阵列乘，法器，设计一个5位求补器，设计一个5*5的不带符号的阵列乘法器，设计一个6*6的带符号的阵列乘法器。

2014.5.19成绩评定：

时序部件实验

1.设计如图7-6所示的节拍脉冲发生器。

2.设计如图7-4所示的带启停电路的时序电路。

1.加深理解计算机控制器中，时序控制部件的基本组成和工作原理。

2.掌握启停逻辑电路、节拍脉冲发生器的工作原理及设计方法。

3.了解启停逻辑电路、节拍脉冲发生器等电路的结构特点。

4相节拍脉冲发生器原理图

4相节拍脉冲发生器波形文件

时序部件原理图

时序部件波形文件

4相节拍脉冲发生器仿真结果

时序部件仿真结果

设计如图7-6所示的节拍脉冲发生器。

设计如图7-4所示的带启停电路的时序电路。