EDA实验指导书新Word文档格式.docx
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学习VHDL的CASE语句应用及多层次设计方法。
实验内容：
参加表决者7人，同意者过半则表决通过。
二、实验仪器
计算机、Max+plusII或QuartusII软件、GW48型EDA实验箱
三、设计说明与提示
开关设置:
JP1：
K1-k8
L9-L16
其它
插上
不插
操作运行:
K1～K7代表七个表决者，同意时将开关设为高电平，否则置为低；
表决通过时绿灯亮（L16），不通过则黄灯亮（L15）。
程序设计提示
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
ENTITYvote7IS
PORT
（men:
INstd_logic_vector（6downto0）;
pass,stop:
bufferstd_logic
）;
ENDvote7;
ARCHITECTUREbehaveOFvote7IS
BEGIN
stop<
=notpass;
PROCESS（men）
variabletemp:
std_logic_vector（2downto0）;
BEGIN
temp:
="
000"
;
foriin0to6loop
if（men（i）='
1'
）then
=temp+1;
else
=temp+0;
endif;
endloop;
pass<
=temp
（2）;
ENDPROCESS;
ENDbehave;
四、实验报告要求
实验报告：
根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和实验过程；
设计程序、程序分析报告、仿真波形图及其分析报告。
实验二计数器
1、设计一个带使能输入及同步清0的增1计数器，仿真波形图见图20-1,实验源程序名是counter1.vhd；
2、设计一个带使能输入及同步清0的增1/减1的8位计数器，仿真波形图见图20-2A和20-2B,实验源程序名是up-down.vhd。
图20-1计数器2波形图
图20-2A加减控制计数器波形图
在用VHDL语言描述一个计数器时，如果使用了程序包ieee.std_logic_unsigned，则在描述计数器时就可以使用其中的函数“+”（递增计数）和“-”（递减计数）。
假定设计对象是增1计数器并且计数器被说明为向量，则当所有位均为‘1’时，计数器的下一状态将自动变成‘0’。
举例来说，假定计数器的值到达“111”是将停止，则在增1之前必须测试计数器的值。
图20-2B加减控制计数器波形图
如果计数器被说明为整数类型，则必须有上限值测试。
否则，在计数顺值等于7，并且要执行增1操作时，模拟器将指出此时有错误发生。
实验连线：
实验输入信号有clk（时钟信号）、clr（复位信号）、en（使能控制输入信号），clk用CPLD/FPGA适配器板子上的时钟信号，接数字信号源的CLK5，频率调节到1Hz左右，clr、en接拨码开关，工作时clr为低电平，en为高电平；
输出信号有Q0~Q3，接LED灯。
实验2输入信号有clk（时钟信号）、rst（复位信号）、en（使能控制输入信号）、up（加减控制输入信号），clk用CPLD/FPGA适配器板子上的时钟信号，接数字信号源的CLK5，频率调节到1Hz左右，rst、en、up接拨码开关，工作时rst和en为高电平，up为高电平时增计数，为低电平时减计数；
输出信号有SUM0~SUM2（代表输出数据）和COUT（代表进位或借位），都接LED灯。
在做实验时，请注意仿真波形图中各个输入信号的有效电平。
下面的例子是一个3位增1/减1计数器：
当输入信号UP等于1时计数器增1；
当输入信号UP等于0时计数器减1。
Libraryieee;
Useieee.std_logic_1164.all;
Useieee.std_logic_unsigned.all;
Entityup_downis
Port（clk,rst,en,up:
instd_logic;
Sum:
outstd_logic_vector（2downto0）;
Cout:
outstd_logic）;
End;
Architectureaofup_downis
Signalcount:
std_logic_vector（2downto0）;
Begin
Process（clk,rst）
Begin
Ifrst=’0’then
Count<
=（others=>
’0’）;
Elsifrising_edge（clk）then
Ifen=’1’then
Caseupis
When‘1’=>
count<
=count+1;
Whenothers=>
count<
=count-1;
Endcase;
Endif;
Endif;
Endprocess;
Sum<
=count;
Cout<
=’1’whenen=’1’and（（up=’1’andcount=7）or（up=’0’andcount=0））else‘0’;
参考以上实例完成实验目的中所要求的3个计数器的设计。
实验三多路选择器
熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
1、利用QuartusⅡ完成2选1多路选择器的文本编辑输入（mux21a.vhd）和仿真测试等步骤，给出图2-2所示的仿真波形。
最后在实验系统上进行硬件测试，验证本项设计的功能。
2、引脚锁定以及硬件下载测试。
若选择目标器件是EP1C6，建议选实验电路模式5（附录图1），用键1（PIO0，引脚号为1）控制s0；
用键2（PIO1，引脚号为2）控制s1；
a3、a2和a1分别接clock5（引脚号为16）、clock0（引脚号为93）和clock2（引脚号为17）；
输出信号outy仍接扬声器spker（引脚号为129）。
通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。
最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）。
系统顶层框图：
图2-1双2选1多路选择器
2-2mux21a功能时序波形
ENTITYmux21aIS
PORT（a,b,s:
INBIT;
y:
OUTBIT）;
ENDENTITYmux21a;
ARCHITECTUREoneOFmux21aIS
BEGIN
PROCESS（a,b,s）
IFs='
0'
THENy<
=a;
ELSEy<
=b;
ENDIF;
ENDARCHITECTUREone;
根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；
给出程序分析报告、仿真波形图及其分析报告。
附加内容：
根据本实验以上提出的各项实验内容和实验要求，设计1位全加器。
首先用QuartusⅡ完成给出的全加器的设计，包括仿真和硬件测试。
实验要求分别仿真测试底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试，给出设计原程序，程序分析报告、仿真波形图及其分析报告。
实验习题：
以1位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。
实验四8-3优先编码器的VHDL设计
一、实验的目的
1、通过常见基本组合逻辑电路的设计，熟悉EDA设计流程。
2、熟悉文本输入及仿真步骤。
3、掌握VHDL设计实体的基本结构及文字规则。
4、掌握组合逻辑电路的静态测试方法。
5、理解硬件描述语言和具体电路的映射关系。
三、实验内容
1、实验原理：
允许同时在几个输入端有输入信号，编码器按输入信号排定的优先顺序，只对同时输入的几个信号中优先权最高的一个进行编码。
2、实验步骤：
1）、创建工程。
2）、新建文件夹。
3）、输入正确的源程序，保存，编译。
4）、波形仿真，分配引脚，编译。
5）、下载到试验箱，进行功能验证。
（原理图及仿真的波形界面在备注）
8-3编码器如图8-1所示，其真值表如表8-1。
图8-18-3编码器
表8-18-3优先编码器真值表
输入
输出
EIN
0N
1N
2N
3N
4N
5N
6N
7N
A2N
A1N
A0N
GSN
EON
1
X
实验源程序
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYENCODERIS
PORT（
D:
INSTD
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