主板接口信号定义Word文档下载推荐.docx

主板接口信号定义Word文档下载推荐.docx

《主板接口信号定义Word文档下载推荐.docx》由会员分享，可在线阅读，更多相关《主板接口信号定义Word文档下载推荐.docx（10页珍藏版）》请在冰豆网上搜索。

0]#（I/O）AddressStrobes

这两个信号主要用于锁定A[31:

3]#和REQ[4:

0]#在它们的上升沿和下降沿。

相应的ADSTB0#负责REQ[4:

0]#和A[16:

3]#，ADSTB1#负责A[31:

17]#。

5.AP[1:

0]#（I/O）AddressParity（地址奇偶校验）

这两个信号主要用对地址总线的数据进行奇偶校验。

6.BCLK[1:

0]（I）BusClock（总线时钟）

这两个Clock主要用于供应在HostBus上进行交易所需的Clock。

7.BNR#（I/O）BlockNextRequest（下一块请求）

这个信号主要用于宣称一个总线的延迟通过任一个总线代理，在这个期间，当前总线的拥有者不能做任何一个新的交易。

8.BPRI#（I）BusPriorityRequest（总线优先权请求）

这个信号主要用于对系统总线使用权的仲裁，它必须被连接到系统总线的适当Pin。

当BPRI#有效时，所有其它的设备都要停止发出新的请求，除非这个请求正在被锁定。

总线所有者要始终保持BPRI#为有效，直到所有的请求都完成才释放总线的控制权。

9.BSEL[1:

0]（I/O）BusSelect（总线选择）

这两组信号主要用于选择CPU所需的频率，下表定义了所选的频率：

10.D[63:

0]#（I/O）Data（数据总线）

这些信号线是数据总线主要负责传输数据。

它们提供了CPU与NB（北桥）之间64Bit的通道。

只有当DRDY#为Low时，总在线的数据才为有效，否则视为无效数据。

11.DBI[3:

0]#（I/O）DataBusInversion（数据总线倒置）

这些信号主要用于指示数据总线的极性，当数据总在线的数据反向时，这些信号应为Low。

这四个信号每个各负责16个数据总线，见下表：

12.DBSY#（I/O）DataBusBusy（数据总线忙）

当总线拥有者在使用总线时，会驱动DBSY#为Low表示总线在忙。

当DBSY#为High时，数据总线被释放。

13.DP[3:

0]#（I/O）DataParity（数据奇偶校验）

这四个信号主要用于对数据总在线的数据进行奇偶校验。

14.DRDY#（I/O）DataReady（数据准备）

当DRDY#为Low时，指示当前数据总在线的数据是有效的，若为High时，则总在线的数据为无效。

15.DSTBN[3:

0]#（I/O）DataStrobe

DatastrobeusedtolatchinD[63:

0]#:

16.DSTBP[3:

DatastrobeusedtolatchinnD[63:

17.FERR#（O）FloatingPointError（浮点错误）

这个信号为一CPU输出至ICH（南桥）的信号。

当CPU内部浮点运算器发生一个不可遮蔽的浮点运算错误时，FERR#被CPU驱动为Low。

18.GTLREF（I）GTLReference（GTL参考电压）

这个信号用于设定GTLnBus的参考电压，这个信号一般被设为Vcc电压的三分之二。

19.IGNNE#（I）IgnoreNumericError（忽略数值错误）

这个信号为一ICH输出至CPU的信号。

当CPU出现浮点运算错误时需要此信号响应CPU。

IGNNE#为Low时，CPU会忽略任何已发生但尚未处理的不可遮蔽的浮点运算错误。

但若IGNNE#为High时，又有错误存在时，若下一个浮点指令是FINIT、FCLEX、FSAVE等浮点指令中之一时，CPU会继续执行这个浮点指令但若指令不是上述指令时CPU会停止执行而等待外部中断来处理这个错误。

20.INIT#（I）Initialization（初始化）

这个信号为一由ICH输出至CPU的信号，与Reset功能上非常类似，但与Reset不同的是CPU内部L1Cache和浮点运算操作状态并没被无效化。

但TLB（地址转换参考缓存器）与BTB（分歧地址缓存器）内数据则被无效化了。

INIT＃另一点与Reset不同的是CPU必须等到在指令与指令之间的空档才会被确认，而使CPU进入启始状态。

21.INTR（I）ProcessorInterrupt（可遮蔽式中断）

这个信号为一由ICH输出对CPU提出中断要求的信号，外围设备需要处理数据时，对中断控制器提出中断要求，当CPU侦测到INTR为High时，CPU先完成正在执行的总线周期，然后才开始处理INTR中断要求。

22.PROCHOT#（I/O）ProcessorHot（CPU过温指示）

当CPU的温度传感器侦测到CPU的温度超过它设定的最高度温度时，这个信号将会变Low，相应的CPU的温度控制电路就会动作。

23.PWRGOOD（I）PowerGood（电源OK）

这个信号通常由ICH（南桥）发给CPU，来告诉CPU电源已OK，若这个信号没有供到CPU，CPU将不能动作。

24.REQ[4:

0]#（I/O）CommandRequest（命令请求）

这些信号由CPU接到NB（北桥），当总线拥有者开始一个新的交易时，由它来定义交易的命令。

25.RESET#（I）Reset（重置信号）

当Reset为High时CPU内部被重置到一个已知的状态并且开始从地址0FFFFFFF0H读取重置后的第一个指令。

CPU内部的TLB（地址转换参考缓存器）、BTB（分歧地址缓存器）以及SDC（区段地址转换高速缓存）当重置发生时内部数据全部都变成无效。

26.RS[2:

0]#（I）ResponseStatus（响应状态）

这些信号由响应方来驱动，具体含义请看下表：

27.STKOCC#（O）SocketOccupied（CPU插入）

这个信号一般由CPU拉到地，在主机板上的作用主要是来告诉主机板CPU是不是第一次插入。

若是第一次插入它会让你进CMOS对CPU进行重新设定。

28.SMI＃（I）SystemManagementInterrupt（系统管理中断）

此信号为一由ICH输出至CPU的信号，当CPU侦测到SMI#为Low时，即进入SMM模式（系统管理模式）并到SMRAM（SystemManagementRAM）中读取SMI＃处理程序，当CPU在SMM模式时NMI、INTR及SMI#中断信号都被遮蔽掉，必需等到CPU执行RSM（Resume）指令后SMI#、NMI及INTR中断信号才会被CPU认可。

30.STPCLK#（I）StopClock（停止时钟）

当CPU进入省电模式时，ICH（南桥）将发出这个信号给CPU，让它把它的Clock停止。

31.TRDY#（I/O）TargetReady（目标准备）

当TRDY#为Low时，表示目标已经准备好，可以接收数据。

当为High时，Target没有准备好。

32.VID[4:

0]（O）VoltageID（电压识别）

这些讯号主要用于设定CPU的工作电压，在主机板中这些信号必须被提升到最高3V。

二、VGA接口信号说明

1.HSYNC（O）CRTHorizontalSynchronization（水平同步信号）

这个信号主要提供CRT水平扫描的信号。

2.VSYNC（O）CRTVerticalSynchronization（垂直同步信号）

这个信号主要提供CRT垂直扫描的信号。

3.RED（O）REDanalogvideooutput（红色模拟信号输出）

这个信号主要为CRT提供红基色模拟视频信号。

4.GREEN（O）Greenanalogvideooutput（绿色模拟信号输出）

这个信号主要为CRT提供绿基色模拟视频信号。

5.BLUE（O）Blueanalogvideooutput（蓝色模拟信号输出）

这个信号主要为CRT提供蓝基色模拟视频信号。

6.REFSET（I）ResistorSet（电阻设置）

这个信号将会连接一颗电阻到地，主要用于内部颜色调色板DAC。

这颗电阻的阻值一般为169奥姆，精度为1％。

7.DDCA_CLK（I/O）AnalogDDCClock

这个信号连接NB（北桥）与显示器，这个Clock属于I睠接口，它与DDCA_DATA组合使用，用于读取显示器的数据。

8.DDCA_DATA（I/O）AnalogDDCClock

这个信号连接NB（北桥）与显示器，这个Data与Clock一样也属于I睠接口，它与DDCA_CLK组合使用，用于读取显示器的数据。

三、AGP接口信号说明

1.GPIPE#（I/O）PipelinedRead（流水线读）

这个信号由当前的Master来执行，它可以使用在AGP2.0模式，但不能在AGP3.0的规范使用。

在AGP3.0的规范中这个信号由DBI_HI（DynamicBusInversionHI）代替。

2.GSBA[7:

0]（I）SidebandAddress（边带地址）

这组信号提供了一个附加的总线去传输地址和命令从AGPnMaster（显示卡）到GMCH（北桥）。

3.GRBF#（I）ReadBufferFull（读缓存区满）

这个信号说明Master是否可以接受先前以低优先权请求的要读取的数据。

当RBF#为Low时，中裁器将停止以低优先权去读取数据到Master。

4.GWBF#（I）WriteBufferFull（写缓存区满）

这个信号说明Master是否可以准备接受从核心控制器的快写数据。

当WBF#为Low时，中裁器将停止这个快写数据的交易。

5.ST[2:

0]（O）StatusBus（总线状态）

这组信号有三BIT，可以组成八组，每组分别表示当前总线的状态。

6.ADSTB0（I/O）ADBusStrobe0（地址数据总线选通）

这个信号可以提供2X的时序为AGP，它负责总线AD[15:

0]。

7.ADSTB0#（I/O）ADBusStrobe0（地址数据总线选通）

这个信号可以提供4X的时序为AGP，它负责总线AD[15:

8.ADSTB1（I/O）ADBusStrobe1（地址数据总线选通）

这个信号可以提供2X的时序为AGP，它负责总线AD[31:

16]。

9.ADSTB1#（I/O）ADBusStrobe1（地址数据总线选通）

这个信号可以提供4X的时序为AGP，它负责线总AD[31:

10.S