数字电路抢答器电路设计Word格式文档下载.docx
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(4)设计控制逻辑电路,起动、复位电路。
(5)设计计分电路,犯规电路。
如图3.1所示为总体方框图。
其工作原理为:
接通电源后,主持人将开关拨到"
清除"
状态,抢答器处于禁止状态,编号显示器灭灯,定时器显示设定时间;
主持人将开关置“开始”状态,宣布"
开始"
抢答器工作。
定时器倒计时,扬声器给出声响提示。
选手在定时时间内抢答时,抢答器完成:
优先判断、编号锁存、
编号显示、扬声器提示。
当一轮抢答之后,定时器停止、禁止二次抢答、定时器显示剩余时间。
如果再次抢答必须由主持人再次操作"
和"
状态开关。
元件清单:
74LS148
1
74LS279
74LS48
3
74LS192
2
NE555
74LS00
74LS121
510Ω
1KΩ
9
Ω
100kΩ
10kΩ
68kΩ
15kΩ
10uf
100uf
BUZZER(蜂鸣器)
LED
开关
5.各功能块电路图
设计
参考电路如图5.11所示。
该电路完成两个功能:
一是分辨出选手按键的先后,并锁存优先抢答者的编号,同时译码显示电路显示编号;
二是禁止其他选手按键操作无效。
工作过程:
开关S置于"
端时,RS触发器的端均为0,4个触发器输出置0,使74LS148的=0,使之处于工作状态。
当开关S置于"
时,抢答器处于等待工作状态,当有选手将键按下时(如按下S5),74LS148的输出经RS锁存后,1Q=1,=1,74LS48处于工作状态,4Q3Q2Q=101,经译码显示为"
5"
。
此外,1Q=1,使74LS148=1,处于禁止状态,封锁其他按键的输入。
当按键松开即按下时,74LS148的此时由于仍为1Q=1,使=1,所以74LS148仍处于禁止状态,确保不会出二次按键时输入信号,保证了抢答者的优先性。
如有再次抢答需由主持人将S开关重新置“清除”然后再进行下一轮抢答。
74LS148为8线-3线优先编码器,表5.12为其功能表。
如图5.1274L148的功能真值表
由节目主持人根据抢答题的难易程度,设定一次抢答的时间,通过预置时间电路对计数器进行预置,计数器的时钟脉冲由秒脉冲电路提供。
可预置时间的电路选用十进制同步加减计数器74LS192进行设计,具体电路如图5.13所示。
表5.14为74LS192的真值表。
输入
输出
MR
非PL
CPU
CPD
P3
P2
P1
P0
Q3
Q2
Q1
Q0
X
O
D
C
B
A
加计数
减计数
555定时器和三极管构成的报警电路如图5.21所示。
其中555构成多谐荡器,振荡频率fo=1.43/[(RI+2R2)C],其输出信号经三极管推动扬声器。
PR为控制信号,当PR为高电平时,多谐振荡器工作,反之,电路停振。
时序控制电路是抢答器设计的关键,它要完成以下三项功能:
①主持人将控制开关拨到"
位置时,扬声器发声,抢答电路和定时电路进入正常抢答工作状态。
②当参赛选手按动抢答键时,扬声器发声,抢答电路和定时电路停止工作。
③当设定的抢答时间到,无人抢答时,扬声器发声,同时抢答电路和定时电路停止工作。
根据上面的功能要求以及图5.11,设计的时序控制电路如图5.31所示。
图中,门G1的作用是控制时钟信号CP的放行与禁止,门G2的作用是控制74LS148的输人使能端。
图11、4的工作原理是:
主持人控制开关从"
位置拨到"
位置时,来自于图11、2中的74LS279的输出1Q=0,经G3反相,A=1,则时钟信号CP能够加到74LS192的CPD时钟输入端,定时电路进行递减计时。
同时,在定时时间未到时,则"
定时到信号"
为1,门G2的输出=0,使74LS148处于正常工作状态,从而实现功能①的要求。
当选手在定时时间内按动抢答键时,1Q=1,经G3反相,A=0,封锁CP信号,定时器处于保持工作状态;
同时,门G2的输出=1,74LS148处于禁止工作状态,从而实现功能②的要求。
当定时时间到时,则"
为0,=1,74LS148处于禁止工作状态,禁止选手进行抢答。
同时,门G1处于关门状态,封锁CP信号,使定时电路保持00状态不变,从而实现功能③的要求。
集成单稳触发器74LS121用于控制报警电路及发声的时间。
5.4电路仿真总图
6各芯片的功能
6.174LS148优先编码器
在优先编码器中,允许同时输入两个以上的编码信号。
不过在设计优先编码器已经将所有的输入信号按优先顺序排了队,当几个输入信号同时出现时,只对其中优先权最高的一个进行编码
图6.1.1给出了8线-3线优先编码器74LS148的逻辑图。
如果不考虑由G1,G2和G3构成的附加控制电路只有图中虚线框以内的这一部分。
从图6.1.1写出输出的逻辑式。
即得到
为了扩展电路的功能和增加使用的灵活性,再74LS148的逻辑电路中附加了由门G1,G2和G3组成的控制电路,其中S非为选通输入端。
只有在S非=0的条件下,编码器才能正常工作。
而在S非=1时,所有的输出端均被封锁在高电平。
选通输出YS非和扩展端YEX非用于扩展编码功能。
由图2-2-1可知
这说明只要任何一个编码输入端有低电平信号输入,且S=1,YEX非即为低电平。
因此,说YEX非的低电平输出信号表示‘电路工作’而且有编码输入。
根据式(6.1.1)(6.1.2)和6.1.3,可以列出表6.1.4所示的74LS148的功能表,它的输入和输出均以低电平作为有效信号。
由表中不难看出,在S非=0电路正常工作状态,允许I0—I7当中同时有几个输入端为低电平,即有编码输入信号,I7非优先权最高。
I0非的优先权最低,当I7非=0时。
无论其余输入端有无输入信号(表中以X表示),输出端只给出I7非的编码,即Y2非与Y1非与Y0非=000。
当I7非=1,I6非=0时,无论其余输入端有无输入信号,只对I6非编码,Y2非与Y1非与Y0非=001。
其余的输入状态不在这里说了啊。
表中出先的3中情况可以用YS非和的YEX非不同状加以区分。
74LS148管脚排列图
6.274LS297芯片工作原理
6.2174LS279片具有锁存器的功能
其引脚图6.2.1如下图所示:
74LS1485内部是4个基本RS触发器组成的。
当有一个人优先抢答后其它的就不能抢答了。
其它的虽然有电平输入,但是输入的电平保持原态不变,74LS279的内部的4个基本触发器的R输入端为高电平有效。
图6.2.174LS279的引脚图A和管脚图B
6.2274LS279锁存电路器
锁存器电路可以用四R-S锁存器74LS279组成,74LS279是由四个基本的R-S触发器构成的锁存电路,S非端为直接置“1”端,R非端为直接置“0”端通常情况下输入端为高电平,
触发器处于保持状态。
锁存器参考电路如图6-2-2所示。
图中R非端接主持人控制开关,抢答前控制开关使锁存器输出为0,S1非,S2非,S3非,S4非分别与编码器的输出端A1,A2,A3和工作状态标志GS联接,当有抢答开关按下,编码器输出相应的二进制代码,经锁存器保持抢答信息,编码器工作状态标志GS使锁存器输出Q为“1”,Q联接到编码器74LS148的输入使能端S封锁其它路输入,同时接译码器电路74LS247的控制端BI非√RBO,当其为高电平时,译码器工作,当其为低电平时,字型全“灭”,Q1,Q2,Q3与译码显示电路的输入端相连,控制开关为支持人所设,S打向RESET端复位后才可以抢答。
如图6-2-274LS297锁存器参考
译码:
译码的逆过程,即将输入代码“翻译”成特定的输出信号
译码器:
实现译码功能的数字电路
分类:
变量译码器和显示译码器。
七段数字显示原理
按内部连接方式不同,七段数字显示器部分为其共阴极和供阳极两种。
图6-3-1半导体显示器
利用字段的不同组合,可分别显示0-9十个数字,如图3-2-2所示
七段数字显示发光段组合图6-3-2
6-3-3显示译码器74LS48
图6-3-374LS48的管脚排列图
图6-3-3为试灯输入:
A0=0时,/LT=1时,若七段均完好,显示字形“8”。
该输入端常用于检查74LS48显示器的好坏;
当A1=1时译码器方可进行译码显示,用来动态灭0。
当A2=1时,且A3=0,输入A3A2A1A0=0000时,则/IBX=0使数字符的各段熄灭:
/LT为灭灯输入/灭灯输出,当VCC=0时不管输入如何,数码管不显示数字;
为控制低位灭0信号,当A3=1时,说明本位处于显示状态;
若A3=0且低位为0,则低位0被熄灭。
表3-3-174LS48译码器的功能表
注:
H=高电平L=低电平X=不定,
1要求0到15的输出时,灭灯输入(BI)必须为开路或保持高电逻辑平,若不灭掉十进制0则动态灭灯输入(RBI)必须开路或处于高逻辑电平。
2当低逻辑电平直接加到灭灯输入(BT)时,不管其它任何输入的电平如何。
所有段的输出端都为低电平。
3当动态灭灯(RBI)和输入端A、B、C、D都处于低电平及试输入为高电平时,所有段的输出都为低电平并且动态灭灯输出(RBO)处于低电平(响应条件)
4当灭灯输入/动态灭灯输出(BI/RBO)开路或保持在电平,而试灯输入为低电平时,则所有各段的输出都为低电平。
BI/RBO是线与逻辑。
用作灭灯输入(BI)或动态灭灯输出(RBO)之用,或兼作两者之用。
6.4芯片74LS192
74LS192是双时钟方式的十进制可逆计数器
CPU为加计数器时钟输入端CPD为减计数器时钟输入端
LD为预置输入控制端,异步预置。
CR为复位输入端,高电平有效,异步清除
CO为进位输出:
1001状态后负脉冲输出
BO为借位输出:
0000状态后负脉冲输出t
图6-4-174LS192引脚图
74LS192功能表
仿真图如下通过观察波型与灯的指示可以得出以下结论:
1仿真抢答过程,假设由任一组别先按下抢答键,其余几组分别在之