一路数字信号采编的电路设计Word格式文档下载.docx

一路数字信号采编的电路设计Word格式文档下载.docx

《一路数字信号采编的电路设计Word格式文档下载.docx》由会员分享，可在线阅读，更多相关《一路数字信号采编的电路设计Word格式文档下载.docx（27页珍藏版）》请在冰豆网上搜索。

在高性能数据采集系统中，通常采用单片机或DSP作为CPU，控制ADC（模/数转换器）、存储器和其他外围电路的工作[5]。

但基于单片机和DSP设计的数据采集系统都有一定的不足：

单片机的时钟频率较低，各种功能都要靠软件的运行来实现，软件运行时间在整个采样时间中占很大的比例，效率低，难以适应高速数据采集系统的要求；

DSP的运算速度快，擅长处理密集的乘加运算，但很难完成外围的复杂硬件逻辑控制。

FPGA是英文Field－ProgrammableGateArray的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

FPGA集成度高，器件密度高达数千万门，可完成复杂的时序与组合逻辑电路功能，通过编程，用户可立刻把一个通用FPGA芯片配置成需要的硬件数字电路，其内部丰富的布线资源也给修改、测试和系统升级提供了极大的方便。

随着电子技术的飞速发展，FPGA能有效克服单片机和DSP的缺点，它的全部控制逻辑均由硬件完成，容易实现硬件上的并行工作。

FPGA内部可以嵌入DSP软核，增强了系统的数据处理能力[6-7]；

FPGA还具有时钟频率高、内部延时小、编程配置灵活的特点，可以集采样控制、处理、缓存和传输于一个芯片内实现片上系统，这样大大提高了系统的可靠性，降低系统成本；

同时随着IP产业的崛起，更加缩短了产品的开发周期和上市时间，有利于在激烈的市场竞争中抢占先机；

因此在多路并行高速数据采集领域得到广泛应用。

对数据采集系统的设计提出两个方面的要求：

一方面，要求接口简单灵活且有较高的数据传输率；

另一方面，由于通道多、数据量较大，要求主机能够对实时数据做出快速响应，并及时进行分析和处理。

一般的数据采集系统由多路数据选择器转换器、数据存储器、单片机控制器以及通信接口电路等A/D组成。

传统的数据采集器中的多路数据选择器由多个模拟开关组成，加上转换器的控制电路及数据存储器，电路所需元A/D器件较多，因此电路板设计的面积较大。

如果采用现场可编程门阵列电路实现多路数据选择器、存储器及外围的一些FPGA控制电路。

不仅可以减小电路板的设计体积，而且最大限度地提高系统的信号采集和处理能力。

1.3　主要研究内容

本课题的主要研究内容是，在理解数据采集原理的基础上，设计一个数据采集系统，对一路数字信号进行采集，将采集编帧后的数据存储，并通过上位机软件进行数据的分析。

2系统总体设计

图2.1系统整体结构图

本设计的系统框图如图2.1所示。

该系统由422接口模块、FPGA控制模块、信号存储模块、USB通讯模块以及外围电路组成。

其中，USB通信模块的设计利用了已有的研究成果。

422接口负责接收外部的RS-422数字量信号，并将其送入FPGA采集。

FPGA将读取到的数字量信号先进行数据编帧处理，接着存入外部FIFO中，最后控制存储于外部FLASH之中。

电路的整个时序由逻辑控制模块协调控制。

FPGA控制模块由FPGA及外围电路组成。

FPGA是控制模块的核心部分，完成数据信号的采集、缓冲和传输控制。

该设计方案选用FPGA作为主模块，主要是考虑FPGA现场可编程特性，使用灵活方便，能够降低硬件电路设计难度。

信号存储模块在系统中主要完成数字信息的存储。

闪存（FLASHMemory）具有体积小、功耗低和数据不易丢失的特点，可用来实现存储器的功能。

把采集到的数据缓存到外部FIFO中。

当FIFO半满后，FPGA读取FIFO中的数据写入FLASH存储器中。

USB接口模块实现FPGA与上位机之间的通信，完成上位机控制命令与Flash存储数据的传送。

3系统硬件电路的设计

3.1主要器件的选择

3.1.1FPGA芯片的选择

FPGA采用Xilinx公司的Spartan-Ⅱ系列FPGA中的XC2S100-6PQ208实现。

XCF01SVO20作为EPROM，TPS70358作为供电芯片。

XC2S100-6PQ208的核心电压为2.5V，I/O口电压为3.3V，具有与通用5V数字电路直接连接的能力。

速度等级是-6，采用PQFP封装类型，管脚数有208个，最大可用的用户I/O数为140个。

系统门数有100000个，逻辑单元数（LC）为2700个；

切片数（Slice）为1200个；

BlockRAM有10个，是完全同步的双端口RAM，总容量为40K；

分布式RAM位总数是38400bits[8]。

断电后，程序会保留在FPGA中，不会清除，使应用更加方便。

3.1.2数字通信接口芯片的选择

数字通信接口选择MAX490芯片，MAX490是MAXIM公司生产的差分平衡型收发器芯片。

集成片内包含1个驱动器和1个接收器．适合于RS-485及RS-422通信标准。

无误差传输数据的速率可达2.5Mb/s,若通信速率为100kb/s时，通信距离可达1200m[9]。

3.1.3外部FIFO的选择

本设计采用FIFO数据缓存器。

FIFO是指先入先出队列（FirstInputFirstOutput，FIFO），这是一种传统的按顺序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。

FIFO与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。

IDT7206是一种先进先出的双端口数据缓存器。

该器件使用一个满标志（FF）和一个空标志（EF）来检测其存储状态，通过W引脚和R引脚来控制数据的存储和读取。

该设备提供了9位宽度的数据存储输入输出和一个控制作为用户的选择校验位。

其时序如图3.1所示。

需要注意的是，IDT7206是一个单向的FIFO双端口存储器。

即只能由D0～D8输入数据，由Q0-Q8输出数据，所以读、写控制线只有一套。

也就是说不能作为双向的数据传送。

另外因为这是一个FIFO（先入先出）存储器，所以没有绝对地址的概念，只有读指针和写指针的相对位置。

当相对位置为0时，表明存储器空；

为所用的存储器的写操

图3.1IDT7206时序图容量时，表明存储器已满。

作：

只要FF标志不为0，就可以进行写操作，且可以与读操作同时进行。

每写一次数据，写指针自动加一，当写指针与读指针的相对位置为存储器的容量时，标志FF清零。

当FF标志为0时，所进行的任何写操作都不会改变存储器中的数据，也不会改变写指针的值。

此时的写禁止由内部控制。

读操作：

只要EF标志不为0，就可以进行读操作，且可以与写操作同时进行。

每读一次数据，读指针自动加一，当读指针与写指针的相对位置为0时，标志EF清零。

当EF标志为0时，所进行的任何读操作都不会改变读指针，且读出的数据都为0FFH。

即数据总线呈现高阻[10]。

3.1.4USB设计模块的选择

USB接口采用基于Cypress公司生产的EZ-USBFX2系列中的CY7C68013，是目前市面上第一块符合USB2.0标准的USB控制器。

EZ-USBFX2芯片包括1个8051处理器、1个串行接口引擎（SIE）、1个USB收发器、8.5KB片上RAM，4KBFIFO存储器以及1个通用可编程接口（GPIF）。

FX2是一个全面集成的解决方案，它占用的电路板空间更少，开发时间更短[11]。

CY7C68013采用编程接口GPIF模式。

可编程接口GPIF是主机方式，可以由软件设置读写控制波形，灵活性很大，几乎可以对任何8/16bit接口的控制器、存储器和总线进行数据的主动读写，使用非常灵活，只要输出信号和就绪信号作相应的组合，就可以实现多种复杂的控制时序。

3.2硬件电路各模块的设计

3.2.1FPGA外围电路

（1）电源转换电路

XC2S100的管脚电压为3.3V，内核电压为2.5V，因此本设计中采用一片TPS70358来实现5V到3.3V和2.5V的转换，以满足XC2S100的供电要求。

当EN脚连接到一个低电平时该器件开始工作。

SEQ控制哪个输出电压通道（VOUT1或VOUT2）先打开。

当装置被启用并且SEQ为高电平时，VOUT2先打开，VOUT1保持关闭，当其值达到VOUT2输出电压的83％时VOUT1打开。

如果VOUT2被拉低于83％（即过载条件）则VOUT1关闭。

电源转换电路如图3.2所示：

图3.2电源转换电路

（2）时钟电路

XC2S100上有4个全局时钟输入端口，GCLK0、GCLK1、GCLK2和GCLK3，在此仅使用GCLK0。

本系统采用40MHz的晶体振荡器产生时钟信号。

其余3个时钟输入端都接地以防止干扰。

时钟电路如下图。

图3.3FPGA时钟电路

（3）配置电路

在Xilinx的FPGA中采用了SRAM制造工艺，需要提供外部存储器PROM、EPROM、Flash等来存储FPGA的下载文件，上电后数据会自动下载到FPGA内部，对FPGA进行配置。

本设计中选用主串模式，在主串模式中必须使用Xilinx公司专用的PROM。

XC2S100的配置文件大小为781,216位，选择XCF01SV020作为配置PROM。

在该模式下，FPGA产生配置时钟CCLK驱动外部串行PROM，FPGA将PROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。

第一次数据下载通过Xilinx公司提供的开发软件ISE将配置文件烧写到XCF01SVO20中，此后每次上电后，XCF01SVO20会在CCLK的驱动下将配置数据写入FPGA的内部配置存储器。

配置电路的原理图如图3.4所示。

图3.4FPGA配置电路

其中，配置电路与FPGA相接时须接入4.7K的上拉电阻，以保证电路的正常工作。

（4）去耦电路

在每个电路芯片的电源引脚上都要并接一个去耦电容，其作用是降低电路中因负载变化而引起的噪声、减少干扰信号并使信号稳定。

下图是本模块中FPGA的VCCINT引脚与VCCO引脚的去耦接法。

图3.5去耦电容

电路中其他芯片也相应的接去耦电容。

3.2.2数字信号采集电路

单路