PCB设计总结Word文件下载.docx
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A、第二层为地层,用于屏蔽器件(如果有更重要的信号需要地,可以进行调整)
B、所有信号层都有参考平面。
C、最好不要相邻信号层,有的话,要安排信号走向为垂直方向。
D、关键信号参考平面为完整的地平面不跨分割区。
3.3、几种常用的板子的叠层方案
四层版
方案
电源层数
地层数
信号层数
1
2
3
4
S
G
P
我们一般选用方案1,方案3也可以选择,前提条件是一些重要信号线必须在第四层。
方案1示意图:
在该方案中表层具有较好的信号质量,对器件也有较好的屏蔽,使电源层和地层距离适当拉近,可以降低电源地的分布阻抗,保证电源地的去耦效果。
其它一些方案参考paulwang发的一份emc规范。
XIO_16的分层结构,本板具有很多对ESSI差分对和4对2.5G差分对,本板需要3种主电源,3.3V和1.0V电源是交错在一起的,无法进行分割,考虑到1.2V电源电流比较大,同时为了信号质量比较好,本板采用了3个完整的电源平面。
连接插座和5336的差分对需要两个布线层完成,信号质量最好的是midlayer1,其次是midlayer4,我们将ESSI线放到了这两层。
Line侧的2.5G线放在了midlayer1层,这样过孔的支线比较短。
和接插件相连的2.5G线,由于层数的限制,放到了midlayer2层,与相邻层没有叠层的区域内。
相对来说,这对线的质量要稍微差一点,但是两个参考平面都是完整的,所以质量应该也是有保证的。
4网表的调入
正确无误的网表调入,是一个好的PCB设计的开始。
要做到正确的网表调入,要做到以下几点:
1)保证只有一个PCB库,这样可以保证调用的库是准确的。
2)第一次调入网表会耗费很多时间,因为系统有一个比较pcb网表和原理图网表的过程,所以第一次调入的时候,即使有问题,也执行调入操作,这样可以节约一些时间。
3)以后再调入更新的网表,一定要确定updatefootprint和deletecomponentsnotin两个选项,保证调入的数据和网表一致,有错误的时候修改原理图,直到没有错误为止。
5规则设置
将不同的网络分配到不同的netclass,根据需要设置线宽,线间距等等各项规则。
6布局
合理的布局可以让PCB板具有良好的稳定性,同时可以让layout更加容易完成。
如何进行布局,也是要基于多方面考虑到,主要包括信号走向,热分析要求,电气要求等等。
6.1、模块化布局
6.1.1、按照功能模块划分
一块电路板的组成,会有很多种不同的功能模块,比如线路接口模块,驱动模块,CPU模块等等,一般一个模块都会有它自己的一些相关电路,将这些相关电路的器件放在一起,可以让布线更短,更容易,减少各个模块的相互干扰。
6.1.2、按照工作频率划分
按照不同高低的频率进行划分,减少不同频率的干扰。
(在高速,高密度的pcb设计中,这点比较难以实现)
6.1.3、按照信号分类
按照信号分可以分为模拟信号和数字信号。
模拟信号比较容易受到数字信号的干扰,应该将模拟信号和数字信号放在不同的区域,电源和地平面应该将数字电源地和模拟电源地分离,在一点用粗线相连。
6.1.4、综合布局
主要按照一个信号的流向,模块的分布,结构要求,热分析要求布局,兼顾美观性。
6.2、特殊器件布局
6.2.1、电源部分布局
开关电源是EMI产生的一个重要源头,单板供电线路越长,产生的干扰越严重,所以电源部分应当布在电源进来的地方,并且与板上的逻辑电源地进行区域隔离。
6.2.2、时钟部分
时钟是板上最大的干扰源,时钟的放置应该远离输入输出模块(包括输入输出线),远离前面板,尽量靠近它驱动的负载。
6.2.3、电感线圈
电感线圈是最容易受EMI干扰的器件,要离EMI源头尽量远,线圈下PCB不能有高速线和敏感线。
6.2.4、总线驱动器
总线驱动器也是一个强大EMI源头,要远离前面板,靠近被驱动端。
6.2.5、滤波电容
滤波电容要就近安放在被滤波的电源脚附近,越近越好,尤其是滤除高频噪声的电容。
储能电容要均匀分布。
去静电电容我们目前我们使用的是0.1uf和22pf的组合,成对的跨接在导轨和逻辑地之间。
6.2.6、匹配电阻
端接匹配电阻要就近放在匹配的源端(指的是有源端匹配要求的情况下)。
6.2.7、bead的安放
Bead安放在逻辑地和保护地(CGND)的分割槽上。
6.2.8、变压器
变压器安放在逻辑地和保护地(CGND)的分割槽上,变压器底部没有任何信号线和电源地,可以更好隔离外界噪声和内部电路。
7、布线
7.1、线层的安排
对于布线时,哪些信号线安排在哪些层,在进行布线前,应该有个基本的安排,线层的安排,主要基于以下几个方面的考虑:
1)重要的信号线要安排在有完整的参考平面的层,参考平面最好是GND层,另一相邻的平面不会让这些信号有跨分割区的问题存在。
对于特别重要的信号线,要求除了引脚上的过孔外,不添加其他过孔的情况下能够完成布线。
2)相邻层走线为正交关系。
3)低速线,可以安排在表层
7.2、线间距
合理的线间距可以减少信号之间的串扰。
考虑线间距,既要考虑信号之间的相互干扰,也要考虑在一定的间距下布线能不能完成,我们对线间距一般有如下几点要求:
1)普通信号线两倍线间距,对于表层和底层信号,由于有时候基于阻抗考虑,会较内层粗很多,在从芯片引脚引出的较短的一段线,可以不受此要求的约束。
2)时钟信号3倍线间距,如果时钟频率很高,需要尽可能地再增大间距。
3)622MESSI线,40mil间距以上。
4)48V电源(包括12V)与逻辑信号,逻辑电源之间间距27mil,48V电源之间15mil,逻辑信号,逻辑电地和CGND之间间距27mil。
7.3、导轨处理
1)板卡两边需要两条导轨与机框相连,板边沿侧铜箔据板边沿25mil,另一侧距板边沿3mm。
2)导轨底下所有电地层挖空,并且地比导轨多挖27mil,电源比地多挖27mil。
3)导轨上每隔2mm放一个小过孔(18/10mil)。
需要做开窗处理。
4)导轨两面都需做开窗处理
7.4、板边沿内电层处理
板边沿的内电层需要往里面挖一些,地往里面挖20mil,电源往里面挖40mil。
7.5、拼板
拼板需要在单板的副本里面做,这样拼板能够继承所有单板的属性。
拼板拷贝的时候一定要打开所有层,并选择所有层。
所有split和polygon都不进行rebuild。
8、后期检查
后期检查是确保pcb设计没有问题的最后一个保障了,没有一个规范的话,检查总会出现纰漏。
8.1、单板检查
1)DRC检测:
包括un-routednet检查、shortcircuit检查、最近距离检查、对于brokennet,一般除了CGND,其它网络都要相连,具体情况可以和原理图进行核对。
对于shortcircuit,由于BGA有些不用的孔为了跳线方便,也打出来了,会形成短路告警,最好一一核对。
2)网表校验:
要求所有网络和原理图生成的网表一一对应,有不同的地方需要和原理图进行核对,确定不同的地方是不是错误。
3)图号核对:
图号核对部分包括对图号,版本号,板名,防静电标志,ECI标志(现在要求不能存在该标志),条码框。
4)Mark点核对:
包括板子三个对角的mark点,1mm及1mm以下pitch的BGA对角mark点核对。
5)Tenting核对:
我们的板子是要求进行盖绿油加工的,需要对盖绿油的孔进行tenting操作,核对方法是关掉所有层,只打开multilayer,topsolderlayer和bottomsolderlayer,然后仔细校对,如果有发现没有tenting的孔,打开所有层确认是否需要tenting。
注意:
导轨上的孔是不做tenting的。
6)层标识核对,核对层标识是否和叠层顺序一致。
7)泪滴核对:
核对是否有做过泪滴。
8)核对导轨是否已经加上solder层了,表层和底层都需要。
9)检查是否该做花盘的地方已经按照要求做了花盘了。
8.2、拼板检查
题外话:
做拼板请在单板的副本上做,这样不会丢失层。
拷贝单板的时候要打开所有层,Polygon和split都不进行rebuild,以保持和单板完全一致。
只进行un-routednet检测,正常情况是有几个拼板,就会分成几个不相连的网络
2)图号核对:
确定拼板过程中没有丢失图号信息。
3)Mark点核对,确定拼板过程中没有丢失mark点。
4)导轨solder层核对,确定没有丢失导轨上的solder层。
5)核对不必要的定位孔、丝印层上的辅助线(建议用新增的机械层做辅助线)和机械层上会割断板子的线是否已经删除。
6)检查花盘是否被更改。
8.3、加工数据检查
1)核对是否所有必要的层都已经生成数据了,粗略看看生成的数据是不是和PCB最后版本一致
2)钻孔层和Gerber层是否良好重叠。
3)核对不必要的定位孔和辅助线是否已经删除。
4)核对导轨上的solder层是否存在。
5)核对图号信息,版本号信息是否正确。
NetClass
P48V
N48V
CGND
CGND-CS_PS
Vout-internal
Vout-CS_PS
Units
8to12
22
40
mil
27
10
高速PCB设计必知的几个基本概念和技术要点
来源:
龙人计算机研究所
作者:
站长
时间:
2009-10-1215:
32:
18
高速PCB设计是一个相对复杂的过程,由于高速PCB设计中需要充分考虑信