基于VHDL的多功能数字钟设计报告.docx
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基于VHDL的多功能数字钟设计报告
基于VHDL的多功能数字钟设计报告
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基于VHDL的多功能数字钟
设计报告
021２15班
卫时章
一、设计要求
1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。
2、设计精度要求为１秒。
二、设计环境：
Qｕａrtｕs II
三、系统功能描述
1、系统输入:
时钟信号clk采用５０ＭHｚ；系统状态及较时、定时转换的控制信号为k、sｅｔ，校时复位信号为resｅt,均由按键信号产生。
2、系统输出:
LEＤ显示输出;蜂鸣器声音信号输出。
３、多功能数字电子钟系统功能的具体描述如下:
（一）计时：
正常工作状态下,每日按２４h计时制计时并显示,蜂鸣器无声,逢整点报时。
（二）校时:
在计时显示状态下，按下“k”键，进入“小时”待校准状态,若此时按下“set”键，小时开始校准;之后按下“k”键则进入“分”待校准状态；继续按下“k”键则进入“秒”待复零状态;再次按下“ｋ”键数码管显示闹钟时间，并进入闹钟“小时”待校准状态；再次按下“ｋ”键则进入闹钟“分”待校准状态；若再按下“k”键恢复到正常计时显示状态。
若校时过程中按下“ｒｅseｔ”键,则系统恢复到正常计数状态。
（1）“小时”校准状态:
在“小时”校准状态下，显示“小时”的数码管以２Hz闪烁,并按下“set”键时以2Hz的频率递增计数。
（2）“分”校准状态:
在“分”校准状态下，显示“分”的数码管以2Ｈz闪烁，并按下“ｓｅt”键时以2Hz的频率递增计数。
（3）“秒”校准状态:
在“秒复零”状态下，显示“秒”的数码管以2Hz闪烁,并以1Ｈz的频率递增计数。
（4）闹钟“小时”校准状态:
在闹钟“小时”校准状态下，显示“小时”的数码管以2Hz闪烁,并按下“set”键时以2Hz的频率递增计数。
（５）闹钟“分”校准状态:
在闹钟“分”校准状态下,显示“分”的数码管以2Hz闪烁，并按下“seｔ”键时以2Hz的频率递增计数。
（三）整点报时:
蜂鸣器在“５9”分钟的第“51”、“53”、“55”、“5７”秒发频率为５00Hz的低音，在“59”分钟的第“59”秒发频率为10００Ｈz的高音，结束时为整点。
（四）显示:
采用扫描显示方式驱动4个LED数码管显示小时、分，秒由两组led灯以4位BCＤ 码显示。
（五）闹钟：
闹钟定时时间到，蜂鸣器发出频率为1000Hz的高音，持续时间为60秒。
四、各个模块分析说明
1、分频器模块（freq．vhd）
（1）模块说明：
输入一个频率为50ＭHz的CＬK，利用计数器分出
1KHz的ｑ1KHz，５00Hz的q5０0Hz,2Hz的q2Hz和1Hz的q1Ｈz。
（2）源程序：
ｌibrａryｉeee；
usｅ ieee.ｓtｄ_lｏgic＿1１64.all;
uｓeieee．std_lｏｇｉc_uｎsigned.all;
entityfreｑis
port（CＬK:
ｉnsｔd_lｏｇｉc; －－输入时钟信号
q1KＨz：
bufｆer std_ｌogic;
q50０Hｚ:
bufｆｅｒsｔd＿ｌｏｇｉｃ;
q2Hz:
buffeｒsｔd＿ｌogｉｃ;
ｑ1Hz:
outsｔd＿lｏgiｃ）;
ｅndfreq;
ａｒchiｔecｔure bhvoffreqis
begiｎ
P1KHZ:
procesｓ（CＬK）
ｖariａｂlecｏut：
integer:
=０;
begin
iｆ CLK'event anｄCLＫ='１'ｔｈen
coｕt:
=coｕt＋1; -－每来个时钟上升沿时cout开始计数
ifcouｔ＜=２5０00tｈenｑ1KHz<='0'; --当cout<=２5000时,q1KHｚ输出“0”
elsifcout＜50000thenq1ＫHz<＝＇1'； -－当25０00＜cout<＝50０00时，q1KＨz
elsｅｃｏut:
=０; -－输出“1”，完成1KHz频率输出
ｅｎdif；
enｄｉf；
endpｒoceｓｓ;
P50０HZ:
ｐrｏcesｓ（q1KＨz） -－ｑ１KＨｚ作为输入信号,分出q500Ｈｚ
variabｌeｃｏut:
ｉnteger:
＝0;
bｅgiｎ
ｉｆq1KHz＇evenｔ ａnd q1KHｚ＝'1' thｅn
coｕt:
=ｃoｕt＋1;
ifcout＝1tｈｅｎq５０0Hz<=＇0'; －-二分频
elsiｆ ｃｏut＝２thencｏut:
＝0;ｑ500Hz<=＇1';
ｅnd iｆ;
enｄ if；
eｎd proｃeｓｓ;
P２ＨZ：
ｐrｏcess（q5０0Hz）
varｉablｅｃout：
inteｇeｒ:
=0;
begin
ifq500Hz＇evｅntandｑ５00Hz＝'1＇then
cｏut:
=ｃout＋１;
ifcｏut<=125ｔhｅnq2Hｚ<=＇0';
elsifｃout<2５０ thenq２Ｈｚ＜='1';
elｓecout:
=0;
ｅnd if;
endｉf;
endpｒocess;
P1HZ：
proｃeｓs（ｑ2Ｈｚ）
ｖariablｅｃｏut:
iｎｔeger:
=0;
begｉn
iｆq2Hｚ'eventanｄq２Hz='1'then
cｏut:
=cｏｕt+1；
iｆcout=１theｎq1Hz<='0＇;
eｌsifcｏut＝2thｅnｃout:
＝0；q1Hz＜='1';
endｉf;
ｅnd if；
end ｐroｃｅｓs；
enｄｂhv;
（3）模块图:
2、控制器模块（conｔraｌ.vhｄ）
（1）模块说明:
输入端口k，set键来控制6个状态,这六个状态分别是:
显示计时时间状态，调计时的时、分、秒的3个状态,调闹铃的时、分的3个状态,reset键是复位键，用来回到显示计时时间的状态。
（2）波形仿真图:
（3）模块图：
3、二选一模块（mux21ａ.ｖhd）
（1）源程序:
libraryieee;
uｓeieee．ｓtd＿lｏgｉｃ_1164.all;
useieee.ｓtd＿lｏｇic_unsigｎed.ａlｌ;
entitｙmuｘ21aiｓ
pｏrt（a，b，s:
iｎbｉｔ;
y:
ｏｕｔｂit）；
ｅndentitymux21ａ;
ａrcｈiteｃtureone ofmux2１ａis
beｇｉn
process（a,b，s）
ｂｅgiｎ
iｆ s='0'thｅn
y<=a;-－若s=０,y输出a,反之输出ｂ。
elsey<=b;
ｅndif;
ｅｎd prｏcｅｓｓ;
eｎdaｒcｈｉtｅcture oｎe;
（2）仿真波形图:
（3）模块图:
4、计时模块
a.秒计时（seconｄ.vhｄ）
（１）仿真波形图：
（２）模块图:
b.分计时（mｉnｕte．vhd）
（1）仿真波形图:
（2）模块图：
c.小时计时（hｏur．ｖhd）
（1）仿真波形图：
（2）模块图:
d．闹钟分计时（cntm60b．ｖhd）
（１）仿真波形图:
（2）模块图：
ｅ．闹钟小时计时（cｎｔｈ２4ｂ.vhd）
（１）仿真波形图:
（2）模块图：
５、闹钟比较模块（compare.ｖｈｄ）
（1）模块说明：
比较正常计数时间与闹钟定时时间是否相等,若相等,ｃomｐoｕt输出“１”,反之输出“0”。
（2）仿真波形图:
（3）模块图:
6、报时模块（bell.ｖhd）
（1）模块说明：
该模块既实现了整点报时的功能,又实现了闹铃的功能,蜂鸣器通过所选频率的不同,而发出不同的声音。
（2）仿真波形图：
（３）模块图：
7、控制显示模块（show_ｃｏn．ｖｈd）
（1）模块说明：
该模块实现了数码管既可以显示正常时间，又可以显示闹钟时间的功能;调时过程的定时闪烁功能也在此模块中真正实现。
（2）源程序:
lｉｂrarｙ ieee;
ｕseｉeee．std_ｌogic_116４.all;
uｓｅ ieeｅ.std＿loｇic_uｎsiｇned.ａll;
eｎtitｙ ｓhow_conis
ｐorｔ（th１，tｍ1,ts１:
inｓtd_logic_ｖｅcｔor（７ｄownto ４）;
ｔh0,tm０,ts0:
instd_loｇic_ｖｅctor（3downto0）；
bh1,bm1:
instd＿logic_vector（７downto４）;
ｂｈ0,bm０:
instｄ_ｌogic＿ｖｅctｏr（3 dｏwntｏ0）;
sec1，min1,h1：
ouｔ ｓｔd＿logｉc_vector（7 doｗｎｔo ４）;
sec0，miｎ0,ｈ０:
out ｓtd_ｌogic_vｅctｏr（３dowｎｔo ０）；
q2Hz，flａshs，flaｓｈh,ｆｌaｓhｍ,ｓel_sｈow:
ｉｎstd_lｏgic）;
endshｏw＿coｎ;
architｅctuｒerｔlofsｈow＿coｎ iｓ
begin
pｒocesｓ（tｈ１,tm1,ts1，ｔh0，tｍ0,tｓ０,bh1,bm１,bｈ０,bm０,ｑ2Ｈz,flaｓhs,flａsｈh,flashm,sｅl_ｓhow）
ｂegｉn
ifseｌ_shｏw='0'then
if（flaｓhｈ='1'aｎdｑ2Hｚ=＇1'）then
h1<="11１1";ｈ0<=＂１111"; --显示小时数码管以2Hz闪烁
min1<=ｔm１;miｎ０<=tｍ0;
sec1<=ts1;ｓec０＜=ｔs0；
elsif（flａsｈm='１＇aｎｄ q2Hｚ=＇1'）ｔhen
h1＜=ｔh1;ｈ0＜＝th0；
miｎ1<="1111＂;miｎ０<="１11１";
sｅc1<=ts1;ｓec０<＝ts0;
ｅｌｓｉf（flashs='1'ａndq２Hz=＇１'）ｔｈen
h１<=th1;h0<=th０;
miｎ1<=ｔｍ１;miｎ0＜=tm0;
sec1<＝"111１＂;sｅｃ0<="11１１＂;
ｅｌｓe
h1<=th1;ｈ0<＝tｈ0；
min1<=tm1；ｍｉn０<=tm０;
sec１<=ｔｓ1;ｓｅｃ0<＝tｓ0;
eｎｄ if;
ｅlsifseｌ＿shｏw=＇1'ｔhen--若sel_sｈoｗ为“１”，数码管显示闹钟时间
ｉf（ｆlashh＝＇1'andq2Hz='1＇）then
h１<＝"1111";h0<=＂１11１";
miｎ1<=ｂm1;ｍin0<=ｂm0;
sec1<＝"0０00";sec0<=＂０00０"；
ｅlsif（ｆlaｓｈm=＇1'ａnd ｑ2Hz='１'）then
h1＜=bh1;h0<=bｈ０；
mｉn１＜=＂1111";min0<="111１";
sec１<="0000";sec0<="０000";
ｅlｓe
h１<=ｂｈ1；h0<=bh0;
min1<=bm1;ｍin0<=bm0;
sec1<="0００0";sec０<＝"0000＂;
endif ;
ｅｎdｉｆ;
enｄｐｒocess;
end rｔl;
（3）模块图:
8、动态扫描显示模块（ｓｃａｎ_led.vhｄ）
（1）模块说明:
由4组输入信号和输出信号进而实现了时钟时、分的动态显示。
（２）源程序：
liｂｒａｒy ieeｅ;
uｓｅieee.stｄ_ｌogｉc＿1164.ａll；
usｅieee.std＿logｉc_unsｉgneｄ.all；
ｅｎtitｙscａn_ｌeｄ is
ｐｏrt（clk1:
instd_loｇｉｃ;
h0:
instd＿ｌogic_vector（3 dｏwnto０）；
h1:
iｎ sｔd_lｏgｉｃ＿vector（7 dowｎｔo4）;
min0:
instd_lｏgic＿vector（３doｗnto ０）;
ｍin1：
insｔd_logic_vector（7dowｎto ４）;
ML:
ouｔstd_lｏｇiｃ_vector（7doｗnｔｏ0）;
MＨ:
oｕtstｄ_logｉc_vectｏr（7 dowｎto0）；
HL:
oｕｔstd_logiｃ＿vｅcｔor（7downｔo 0）;
ＨH:
outstd_logic＿ｖｅctoｒ（7dowｎｔo ０）
）;
eｎd scａn_led;
aｒchitecｔureonｅofscａn_leｄiｓ
sｉｇｎalcｎｔ4:
std_loｇic_vector（1 ｄoｗnto0）；
siｇｎaｌa:
std_ｌｏgic_vecｔor（3downｔo0）;
bｅｇin
p１：
prｏcｅss（clk１）
begin
ifclk1'ｅventandclｋ1 ='1' tｈen
cｎｔ4<=ｃnt４+１;
if ｃnt４=3 theｎ
ｃｎt４＜="０0"；
enｄif;
ｅndｉf;
endprｏcessp1;
p２：
pｒoｃｅｓs（cnt４,h1,h0,min1，ｍin0）
ｂegin
ｃａseｃnt4is -－控制数码管位选
when"00＂=>casｅmiｎ0iｓ
wheｎ＂０0０0＂=>MＬ<=＂11000０00";
ﻩ wheｎ＂０00１"=>ML<＝"11111001＂;
ｗheｎ "0０10＂=>ML<="1０1001００";
when"００11"=>ML＜="10110000";
ｗhｅn"0１00"=>ＭL<＝"100１１00１";
ﻩ whｅｎ"0101"=＞MＬ＜="10010010"；
ｗhen "0110"=>ML<=＂100０00１０";
when "01１1＂=>MＬ<＝"1111１0０0";
ﻩ when＂１00０"=>ML＜="10000000＂;
ﻩｗhｅn"１00１"=>ＭＬ<="10０１0000";
whenoｔhｅrs=>NULL;
endcaｓe;
wｈｅn"01＂=>cａｓemin1is
ｗheｎ ＂0000＂=>MH＜=＂１10000０0＂;
ﻩ when"00０1"=>MH<="11１１１００1"；
whｅn"0０1０"=＞MH<＝"101０010０";
ﻩﻩ wheｎ＂00１１＂=＞MH<="1０110000";
ﻩ when"0１00"=>MH<="100１10０1"；
ﻩ ｗhen"０１０1"=>MＨ<＝＂100１001０";
ﻩ ｗｈｅn "011０"＝＞ＭH<="1０0０0010";
ﻩ wｈｅn＂0111＂＝>MH<=＂11111000"；
whｅｎ＂1０0０＂=＞MH<="１00００0００";
ﻩ wheｎ"1０01"＝>ＭH<="１001000０＂;
whenothers=>NULL;
ｅndcase；
when "10"=＞ｃaseｈ０ is
wheｎ "0０00"=>HＬ<="1１000０0０";
ﻩ wheｎ "0０0１"=＞HL<="111１100１";
whｅｎ"０010"＝>HL＜="101001０0"；
ﻩﻩwheｎ"0０1１"=＞HL<=＂10110000＂;
ﻩwｈen"0100"=>HL<="10011０01";
ｗhen"0101"=>ＨL＜="１00１001０"；
ﻩ when"0１１０"=>ＨL<=＂1００00010";
ｗｈen"011１＂=>HL＜="11１11０00";
ﻩ wheｎ"1000"=＞ＨL＜="１0０0０００0";
ﻩ whｅｎ"1001"＝＞HL<="１０010000＂;
ｗhenoｔheｒs=>NＵLL；
end ｃase;
wheｎ"11＂=>ｃase h1ｉs
wｈｅn"000０"=>ＨH＜="11000０00";
ﻩ wheｎ ＂0001＂=>HＨ<=＂1111１00１";
ﻩ whｅn "0０10"=>HＨ<＝"101０0１００";
ﻩ whｅn"0011＂=＞HＨ<=＂１0１10000"；
ﻩ when"01０0"=>ＨＨ<＝"100１1001";
ﻩ when＂0101＂=>HH<="１00１0010";
ﻩ when "0110"=>ＨH＜="１0000010";
ﻩ wｈen"0１1１＂=>HH<="１1111０0０";
when"100０＂=>HＨ<="１000０00０";
ｗｈen"100１"＝>HH<="１001０000";
whｅnｏｔherｓ＝＞NULＬ；
ｅnｄｃase;
ｗhenｏtheｒs=>null;
endｃaｓe;
end proceｓsｐ2；
eｎｄone；
（3）模块图：
5、端口设定
ｋ:
ｂuｔton２,seｔ:
ｂuｔton1,ｒｅｓet：
buttｏn0；
Ｂelｌ:
SW1 用于开关蜂鸣器；
六、顶层电路图
7、心得体会
此次的数字钟设计重在于按键的控制和各个模块代码的编写,虽然能把键盘接口和各个模块的代码编写出来，并能正常显示,但对于各个模块的优化设计还有一定的缺陷和不足，比如对按键消抖等细节处并未作出优化。
经过此次数字钟的设计,我确实从中学到很多的东西。
首先，通过VHDＬ硬件语言的学习,我充分认识到了功能模块如何用语言实现,让我初步了解到了一个数字电路用硬件语言设计的方式和设计思想。
其次,也让我深深地体会到实践的重要性，起初我学ＶHDL语言的时候,只是学得书本上的知识,经过这次课程设计,通过对模块的语言实现，对于VHＤL语言我有了更深的认识。
而且在程序错误的发现和改正的过程中，我得到了更多的收获,也确实让我进步了不少。
再次,当我遇到一些问题的时候，请教老师，和同学们一起讨论，令我受益颇多!
最后，这个多功能数字电子钟是自我创造与吸取借鉴共同作用的产物,是自我努力的结果。
这让我对数字电路的设计充满了信心。
虽然课程设计已经结束，但这并不代表着我已经真正掌握了ＶＨDL语言，仍需继续学习！
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