有关AD9361的学习记录.docx
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有关AD9361的学习记录
AD9361学习记录
、简介
AD9361是ADI推出的面向3G和4G基站应用的高性能、高集成度的射频解决方案。
该器件集RF前端与灵活的混合信号基带部分为一体,集成频率合成器,为处理器提供可配置数字接口。
AD9361接收器LO工作频率范围为70MHz至6.0GHz,发射
器LO工作频率范围为47MHz至6.0GHz,涵盖大部分特许执照和免执照频段,支持的通道带宽范围为200kHz以下至56MHz。
两个独立的直接变频接收器拥有首屈一指的噪声系数和线性度。
每个接收(RX)子系统都拥有独立的自动增益控制(AGC)直流失调校正、正交校正和数字滤波功能,
从而消除了在数字基带中提供这些功能的必要性。
TheAD9361还拥有灵活的手动增益模式,支持外部控制。
每个通道搭载两个高动态范围模数转换器(ADC),先将收到的I
信号和Q信号进行数字化处理,然后将其传过可配置抽取滤波器和128抽头有限脉冲
响应(FIR滤波器,结果以相应的采样率生成12位输出信号。
发射器采用直接变频架构,可实现较高的调制精度和超低的噪声。
这种发射器设计带来了行业最佳的TX误差矢量幅度(EVM),数值不到-40dB,可为外部功率放大器(PA)的选择留出可观的系统裕量。
板载发射(TX功率监控器可以用作功率检测器,从而实现高度精确的TX功率测量。
完全集成的锁相环(PLL可针对所有接收和发射通道提供低功耗的小数N分频频
率合成。
设计中集成了频分双工(FDD)系统需要的通道隔离。
、AD9361系统构成
AD9361的框架如下图2-1所示:
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图2-1
它支持2x2MIMO通信,收发各有两条独立的射频通路。
TX射频前端构成如下图2-2所示:
ATTN
RFOUTPUT
TX
Secondary
Filter
TXFilterdacinput
Phase
Spiltter
图2-2
TX数据通路如下图2-3所示:
图2-3
RX射频前端构成如下图2-4所示:
RFINPUT
TIA
RXFilter
ADCOUTPUT
Phase
Spiltter
图2-4
RX数据通路如下图2-5所示:
图2-5
三、初始化及校准总述
AD9361在上电之后便会进入休眠状态。
此时用户需要根据所需参数,对芯片进行初始化配置。
其配置包括以下几方面:
基本参数配置(包含SPI时钟频率、DCXO补偿、射频时钟使能)
BBPLL频率配置及校准
PolyPhaseTXDigitalFilter的系数写入
PolyPhaseRXDigitalFilter的系数写入
数字数据接口配置
AuxDAC/AuxADC初始化
Control_Out端口输出配置
GPO端口参数配置
频率无关的射频参数配置,包括LOPower、VCO&LDO的参数配置、ChargePump
校准等)
T/Rx频率综合器参数配置
T/Rx工作频率配置及校准
MixerGMtable增益配置
RXGaintable配置
RX手动增益配置
T/RX基带模拟滤波器校准(tune)
RXTIA配置及校准
二级TX滤波器校准
ADC初始化
BB/RFDC校准
发射数据正交性校准(相当于IQ校准)
TX增益配置
RSS及功率测量的初始化
使用AD9361,我们主要关注的有五个方面:
一是其中各器件的校准;二是有关滤波器的配置;三是有关数字部分接口的模式、工作方式的配置;四是射频工作状态机控制;五是有关T/Rx增益的配置。
以下分4节对这几个方面分别阐述。
四、时钟源和RF&BBPLL频率综合器
由于时钟是整个芯片的核心,在介绍上节所述五方面之前,我们先详述一下
AD9361的时钟、PLL和频率综合器。
1、参考时钟及DCXO
IO
AD9361使用分数分频锁相环生成一个本地时钟为信号转换、数字滤波器、端口提供时钟源。
这些PLL均需要一个参考时钟,这个时钟可以通过外部晶振提供,或者由外部晶体加上一个可变电容生成所需频率。
在使用外部晶体的情况下,需使用DCXO补偿晶体频率来保证输出参考时钟稳定。
2、RF&BBPL频率综合器
图4-1
参考时钟输入后,分别进入
3个独立的PLL(如图4-1所示),分别为T/RX频
率综合器、基带PLL提供参考时钟源。
3个PLL需各自进行校准
A)TXRXPLL的锁定
在FDD模式下,TX和RX的PLL可工作在不同频率下,它们同时开启;TDD模
式下,TX和RX的PLL根据收发情况轮流开启
一般的TDD模式工作状态按照Rx-ALERT-Tx-ALERT-F跳转,基带通过跳转TXNRX信号来控制TX、RX状态的跳转,当TXNRX从0跳变到1时,RXPLL关闭,TXPLL开启并进行重新校准锁定,反之TXPLL关闭,RXPLL开启并重新校准锁定。
TDD模
式下每次PLL校准锁定的时间大概为45us~60us左右。
不过假如系统每次收发帧所使用的载波频率不变,则不需每次打开TX或RX时
重新进行校准,而沿用上一次的校准值。
此时需要在一次校准过后将寄存器中的VCO
Cal比特关闭,这样可以明显得缩短信号收发之前,频率综合器的稳定时间。
B)FastLock模式
假如你的系统需要在多个频点上工作,则可以使用FastLock模式,它支持保存
多个频点的频率控制字,使得频率变化是,PLL的锁定时间更短。
然而这种模式TX和
RX分别最多只能保存8个频点,还是有一点局限性。
五、器件校准
表5-1
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每次芯片上电或者硬件复位之后都必须进行校准,校准之后的参数会被保存。
校准的顺序由状态机控制,其状态如下表5-2所示。
由于其中部分校准需导入
其他校准所得结果,因此假如多个校准同时使能,则校准顺序由校准状态机控制。
当校准状态机停留在0x1状态时,表示校准完成。
需要注意的是:
T/Rx的基带滤波器校准不受校准状态机控制,必须在其他校准均不进行时,进行T/Rx基带滤波器的校准。
表5-2
CaliibraticnSequenceState|3^0]
ActiveCalibration
OnD
QkI
0k2
Oxi
0h4
OnS
0x6
0k7
OkBONO(taAtoOcF
GthbfdlKjnWAITstdle
EkjwbandlIX.offietcibbro^iDnRFRxDC怕hhr占non
Txlqu^idratut#ulibfaEioni
Tk2qbddi^luii*L-dlltH
RxlqLMdrjtur#cilihr^fion
Rx2qmdrdtun^flibMTion
IkmQDiHorfMilMdticmQCoffset}鬼GM亶NAg-Ain>讥却£AlibfJtionFlu^hstates
F面对几个重要的校准进行单独阐释
注1:
RF频率综合器VCO校准
AD9361的发射和接收的频率综合器是独立的,因此TX和RX的RFVCO校准需分别
进行。
在TDD模式下,TXNRX为高代表发射,TXNRX低代表接收,做RFTXVCOK准是,TXNRX需拉高;RFRXVCO校准时,TXNRX拉低。
FDD模式下,需要将ENSM调整到ALERT状态,随后使能频率综合器校准。
官方建议无论使用TDD还是FDD工作模式,均可在做RF频率综合器VCO校准时,使用FDD的校准方式,因为FDD校准的频率更准确稳定,但是弊端是耗时较长。
注2:
T/Rx模拟滤波器校准
模拟滤波器校准有一点需要注意,在进行校准带宽设置时,带宽值需要设置成
BB带宽的1.6倍,BB带宽值是基带复数输出带宽的一半,即RX为26MHz〜0.2MHz,
TX为20MHz〜0.625MHz。
六、滤波器配置
本节介绍发射和接收的滤波器通路。
1、发射滤波器通路
TX滤波器通路总体分为3级数字滤波器和两级模拟滤波器,示意图如下图6-1
所示:
图6-1
通路输入为I、Q两路12bit补码
A)TX数字滤波器
数字滤波器分为4级,主要用于对接口I、Q信号进行插值滤波。
它们可由用户控制选通。
第一级ProgTXFIR支持1倍、2倍、4倍插值,可通过用户配置最高128阶位
宽16bit滤波器系数,并且可提供0〜-6db滤波器增益。
其插值倍数和滤波器阶数关系
如表6-1所示:
表6-1
Interpolation
MaximumNumberofTaps
1
64
2
12B
4
126
第二级HB1是一个固定2倍插值低通滤波器。
其滤波器系数为[-53,0,313,0,
-1155,0,4989,8192,4989,0,-1155,0,313,0,-53]。
频率幅度相应如图6-2:
图6-2
第三级HB2也是一个固定2倍插值低通滤波器,系数为[-9,0,73,128,73,0,-9]。
其幅频相应如图6-3所示。
NormalizedFrequency(xttrad/sample)
o
-200
-400
NormalizedFrequency(xttrad/sample)
图6-3
第四级HB3/INT3可实现2倍或者3倍插值。
2倍插值滤波系数为[1,2,1],其幅频相应如图6-4所示。
三倍插值系数为[36,-19,0,-156,-12,0,479,223,0,-1215,-993,
0,3569,6277,8192,6277,3569,0,-993,-1215,0,223,479,0,-12,-156,0,-19,36],幅频相应如图6-5所示。
0Od0.20.30.40.50.60.70.80.91
NormalizedFrequency(xjtrad/sample)
o
-500
-1000
00.10.20.30.40.50.60.7D.80.91
NormalizedFrequency(xttrad/sample)
B)TX模拟滤波器
在数字滤波信号经过DAC转换成模拟信号之后,需要经过低通滤波器在滤除杂散干扰。
模拟滤波器分为两级,带宽均可配置。
第一级的带宽范围较窄,为
625kHz〜32MHz,通带带宽设置为信号带宽的1.6倍;第二级的带宽范围为
2.7MHz〜100MHz,通带带宽设置为信号带宽的5倍。
2、接收滤波器通路
接收通路分为两级模拟滤波器和四级数字滤波器,连接示意图如图6-6所示:
图6-6
通路输出也为12bit补码。
A)RX模拟滤波器
接收端模拟滤波器也分为两级,第一级TIALPF的可配置带宽为1MHz〜70MHz,配置带宽设置为信号带宽的2.5倍;第二级BBLPF的可配带宽为200kHz〜39.2MHz,配置带宽为信号带宽的1.4倍。
B)RX数字滤波器
数字通路的4级滤波器正好是发射通路的反向。
第一级HB3/DEC3为2倍或3倍抽取可选。
2倍抽取的滤波系数为[1,4,6,4,1],其幅频相应如图6-7所示。
3倍抽取滤波器系数为[55,83,0,-393,-580,0,1914,4041,5120,4041,1914,0,-580,-393,0,83,55]。
其幅频相应如图6-8所示。
00.10.20.30.40.50.60.70.80.91
NormalizedFrequency(xjtrad/sample)
o
-1000
00.10.20.30.40.50.60.7D.80.91
NormalizedFrequency(xttrad/sample)
第二级HB2和第三级HB1均为2倍抽取的低通滤波器。
其系数如下:
HB2:
[-9,0,73,128,73,0,-9]
HB3:
[-8,0,42,0,-147,0,619,1013,619,0,-147,0,42,0,-8]
HB2的幅频相应如图6-9,HB3的幅频相应如图6-10。
o
-200
-400
00.10.20.30.40.50.60.70.S0.91
NormalizedFrequency(x%rad/sample)
图6-9
NormalizedFrequency(xttrad/sample)
o
-500
图6-10
阶位宽16bit滤波器系数,并且可提供-12db、-6db、Odb、6db滤波器增益
七、数字接口详述
图7-1
数字接口电平有两种可配置模式:
CMOS和LVDS
1、接口功能介绍
AD9361主要的接口有SP、数据端口P0_D、P1_D、DATA_CLKFB_CLKTX_FRAMERX_FRAMEENABLETXNRX
SP:
该芯片集成的SPI接口为4线SP,可读可写,主要用于配置内部寄存器。
P0/1_D:
这是数据传输端口,位宽均为12bit,根据应用模式可配置成输入、输出
和双向。
DATA_CLKDATA_CLK由AD9361输出。
该时钟主要用于RX状态外部数字基带对P0_DP1_D数据采样,数字基带生成的数据和控制信号均需为DATA_CLK时钟域
的,否则可能导致AD9361获取数据时的采样问题。
CMOS模式下DATA_CLK通过
DATA_CLK_P端口输出。
FB_CLKFB_CLK是DATA_CLK反馈到AD9361的数据时钟。
用于AD9361内部对TX_FRAMEENABLETXNRX信号的上升沿采样,以及对于P0_DP1_D数据端口的上升沿和下降沿采样。
注意:
FB_CLK必须与DATA_CLK同源(频率相同,占空比相同),对两个时钟的相位没有要求。
CMOS模式下,仅适用FB_CLK_F线。
RX_FRAMERX_FRAME用于在接收状态下标识P0_D、P1_D的数据有效。
它可以配置成常高,或是50%占空比的脉冲信号。
TX_FRAMETX_FRAME用于TX状态下,标识发射数据有效。
其时序与RX_FRAME
类似。
发射状态下,TX_FRAME为低,射频发射空数据。
ENABLE&TXNRXENABLE和TXNRX言号主要在TDD模式下使用,ENABLE拉高时,根据TXNRX信号,使射频芯片进入TX或RX状态,TXNRX为1表示TX,为0表示RXo
2、接口模式
AD9361数字接口模式主要分四个方面:
电平模式(LVDSCMOS),数据速率(SingleDataRate(SDF)、DualDataRate(DDR)),端口模式(DualPort、SinglePort)、收发天线个数(1T1R、2T2R)(此处暂时不详述)。
A)电平模式
接口电平模式主要根据电平信号类型来分类,主要分为两种:
LVDS模式和CMOS
模式。
它们的区别体现在可使用的信号bit为上。
CMOS模式下,各种接口时序的最高频率如表7-1所示。
表7-1
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LVDS模式下,各接口时序的最高频率如表7-2所示。
表7-2
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CMOS模式下,所有接口信号都是单端信号。
在此电平模式下,允许两组
TX
图7-2
DATACLK
P1_D|11:
O|
ISHi*1R.IDDlSh"也"帕恫nr-i3||:
1UxOrMn"
-J
图7-3
_/\/\/\
TX_FRAyE_N',•厂
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■□LDpCFLN电JC站匸5岂丫应苗")^5红1X"总芮")(5・飞「0玄?
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图7-4
RX_FRAK_N~\/\/\厂
R?
LD|5:
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图7-5
B)数据速率
数据速率是针对数据端口和时钟的关系来区分。
主要分为两种:
SingleData
Rate(SDR、DualDataRate(DDR)。
SDR的时序举例如下图7-6所示:
iRtT,SDF^TIDDrPon,DAUIUHJjsCft0«.Gnil—m£K.GuCn2-tiuS€
F6_(XKJ\/\/\/\/\/\r
TX_F«AME/\/\/\
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图7-6
DDR的时序举例如图7-7所示:
lRI'.PL'R.TDCP-m,fiUI*=ft>iC0rnrfi11=[uni*iQIJz:
nfli
FS_Q.K/\
TX_Fft*ME_f\f\f\
PflD[|