EDA频率计.docx
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EDA频率计
EDA频率计
专 业：
电子信息工程
班 级：
08电子科学与技术
姓 名：
杜 昱 明
指导老师：
赵 刚
2011 年06月01日
目 录
一·课程设计目的·······································3
二·课程设计题目描述二和要求··························4
三·课程设计报考内容··································5
四·总结··············································7
五·附录··············································8
参考书目··············································11
引言
在电子技术中，频率是最最基本飞人参数之一，并且与许多点参数的测量方案、测量结果都有十分密切的关系,因此频率的测量就显得更加重要。
数字频率计是数字电路中的一个典型应用,实际的硬件设计用到的器件教多,连线比较复杂,而且会产生比较大的延时,造成测量误差、可靠性差。
随着现场可编程阵列FPGA的应用,以EDA工具作为开发手段,运用VHDL等硬件描述语言语言,将使整个系统大大简化,提高了系统的整体性能和可靠性。
一、 课程设计目的
1）巩固和加深对“EDA技术”、“数字电子技术”的基本知识的理解，提高
综合运用本课程所学知识的能力。
2）培养学生根据课题需要选学参考书籍、查阅手册、图表和文献资料的自
学能力。
通过独立思考，深入钻研相关问题，学会自己分析解决问题的方法。
3）培养硬件设计、软件设计及系统软、硬件调试的基本思路、方法和技巧，
并能熟练使用当前较流行的一些有关电路设计与分析方面的软件和硬件。
二、 课程设计题目描述和要求
1.1、课程设计题目描述
1）设计一个人能测量方波信号的频率的频率计。
2）测量的频率范围是0~999999Hz。
3）结果用十进制数显示。
4）按要求写好设计报告。
1.3、课程设计要求
1）脉冲信号的频率就是在单位时间内所产生的脉冲个数,其表达式为,f为被测信号的频率,N为计数器所累积的脉冲个数,T为产生N个脉冲所需的时间。
所以,在1秒时间内计数器所记录的结果,就是被测信号的频率。
2）被测频率信号取自实验箱晶体振荡器输出信号,加到主控室的输入端。
3）再取晶体振荡器的另一标准频率信号，经分频后产生各种时基脉冲：
1ms，10ms，0.1s，1s等，时基信号的选择可以控制，即量程可以改变。
4）时基信号经控制电路产生闸门信号至主控门，只有在闸门信号采样期间内（时基信号的一个周期），输入信号才通过主控门。
5）f=N/T，改变时基信号的周期T，即可得到不同的测频范围。
6）当主控门关闭时，计数器停止计数，显示器显示记录结果，此时控制电路输出一个置零信号，将计数器和所有触发器复位，为新的一次采样做好准备
三、课程设计报告内容
1、频率计设计原理
在电子技术中，频率是最基本得参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。
测量频率的方法有很多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
数字式频率计的测量原理有两类：
一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法即周期法，如周期测频法。
直接测频法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制电路实现，并通过改变计数器阀门的时间长短在达到不同的测量精度；间接测频法适用于低频信号的频率测量。
本次设计中使用的就是直接测频法，即用计数器在计算机1S内输入信号周期的个数，其测频范围为1Hz~999999Hz。
2、设计思路
频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。
这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。
当TSTEN高电平时，允许计数；低电平时，停止计数，并保持其所计的数。
在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B中，并由外部的7段译码器译出并稳定显示。
锁存信号之后，必须有一清零信号CLR_CNT对计数器进行清零，为下1秒钟的计数操作作准备。
寄存器REG32B设计要求是：
若已有32位BCD码存在于此模块的输入口，在信号LOAD的上升沿后即被锁存到寄存器REG32B内部，并由REG32B的输出端输出，然后由7段译码器译者成能在数码管上显示输出的相应数值。
计数器CNT10设计要求：
有一时钟使能输入端，用于锁定计数值。
当高电平时计数允许，低电平时禁止计数。
这次设计能通过实验箱下载验证，将第一全局时钟CLK接实验箱1Hz频率信号，第二全局时钟CLK2作为待测频率输入，输出接6个数码管显示所测的频率值。
3、频率计电路的顶层结构及仿真图
这次设计有三个模块组成，测频控制信号发生器TESTCTL六个有时钟时能功能的十进制计数器CNT10和六个4位锁存器REG4B，如图：
顶层结构图
仿真效果图
四、设计总结
EDA课程设计很快就结束了，虽然在之前的学习过程中还存在着没有弄懂的问题，但是通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。
EDA设计我感觉程序调试、试验软件、硬件熟悉最重要。
在编完各模块程序之后，编译查错最初有三十几个错误，有输入错误、语法错误。
一遍一遍的变异查错，直到没有错误。
必须注意工程名和实体名一致，不然一般会出错。
在没有错误之后可以进行波型仿真。
若与理想的不同，再查看程序，有无原理上的编辑错误或没有查出的输入错误。
五、附录
十进制程序：
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycount10is
port（clr,clk,en:
instd_logic;
q:
bufferstd_logic_vector（3downto0）;
c10:
outstd_logic）;
end;
architectureoneofcount10is
begin
process（clk,clr）
begin
ifclr='1'thenq<="0000";
elsifclk'eventandclk='1'then
ifen='1'then
if（q<9）thenq<=q+1;
elseq<="0000";
endif;
endif;
endif;
endprocess;
process（q）
begin
ifq="1001"thenc10<='1';
elsec10<='0';
endif;
endprocess;
end;
锁存器程序：
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityreg4bis
port（load:
instd_logic;
din:
instd_logic_vector（3downto0）;
dout:
outstd_logic_vector（3downto0））;
end;
architectureoneofreg4bis
begin
process（load,din）
begin
ifload'eventandload='1'then
dout<=din;
endif;
endprocess;
end;
测频控制信号发生器程序：
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitytestplis
port（clk:
instd_logic;
tsten:
outstd_logic;
clr_cnt:
outstd_logic;
load:
outstd_logic）;
end;
architectureoneoftestplis
signaldiv2clk:
std_logic;
begin
process（clk）
begin
ifclk'eventandclk='1'then
div2clk<=notdiv2clk;
endif;
endprocess;
process（clk,div2clk）
begin
if（clk='0'anddiv2clk='0'）then
clr_cnt<='1';
elseclr_cnt<='0';
endif;
endprocess;
load<=notdiv2clk;
tsten<=div2clk;
end;
参考书目：
【1】赵刚，《EDA技术简明教程》，四川大学出版社
【2】潘松，《EDA技术使用教程》，北京，科学出版社，2006
【3】徐志军，徐光辉，《CPLD/FDGA的开发与应用》，北京，电子工业出版社，2002
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