计算机组成与体系结构实验指导.docx
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计算机组成与体系结构实验指导
目录
目录1
实验一运算器试验（8位）2
（一）8位算术逻辑运算实验2
（二）带进位控制8位算术逻辑运算实验5
（三）移位运算器实验7
*实验二16位算术逻辑运算实验9
实验三存储器实验13
实验四微控制器实验16
实验一运算器试验（8位）
（一）8位算术逻辑运算实验
一、实验目的
1、掌握简单运算器的数据传送通路组成原理。
2、验证算术逻辑运算功能发生器74LS181的组合功能。
二、实验设备
DVCC-C8JH计算机组成原理教学实验系统一台，排线若干。
三、实验内容
1、实验原理
实验中所用的运算器数据通路如图1－1所示。
其中运算器由两片74LS181以并/串形成8位字长的ALU构成。
运算器的输出经过一个三态门74LS245（U33）到ALUO1插座，实验时用8芯排线和内部数据总线BUSD0～D7插座BUS1～6中的任一个相连，内部数据总线通过LZD0～LZD7显示灯显示；运算器的两个数据输入端分别由二个锁存器74LS273（U29、U30）锁存，两个锁存器的输入并联后连至插座ALUBUS,实验时通过8芯排线连至外部数据总线EXD0～D7插座EXJ1～EXJ3中的任一个；参与运算的数据来自于8位数据开并KD0～KD7，并经过一三态门74LS245（U51）直接连至外部数据总线EXD0～EXD7，通过数据开关输入的数据由LD0～LD7显示。
图中算术逻辑运算功能发生器74LS181（U31、U32）的功能控制信号S3、S2、S1、S0、CN、M并行相连后连至SJ2插座，实验时通过6芯排线连至6位功能开关插座UJ2，以手动方式用二进制开关S3、S2、S1、S0、CN、M来模拟74LS181（U31、U32）的功能控制信号S3、S2、S1、S0、CN、M；其它电平控制信号LDDR1、LDDR2、ALUB`、SWB`以手动方式用二进制开关LDDR1、LDDR2、ALUB、SWB来模拟，这几个信号有自动和手动两种方式产生，通过跳线器切换，其中ALUB`、SWB`为低电平有效，LDDR1、LDDR2为高电平有效。
另有信号T4为脉冲信号，在手动方式下进行实验时，只需将跳线器J23上T4与手动脉冲发生开关的输出端SD相连，按动手动脉冲开关，即可获得实验所需的单脉冲。
2、实验接线
本实验用到4个主要模块：
⑴低8位运算器模块，⑵数据输入并显示模块，⑶数据总线显示模块，⑷功能开关模块（借用微地址输入模块）。
根据实验原理详细接线如下：
⑴ALUBUS连EXJ3；
⑵ALUO1连BUS1；
⑶SJ2连UJ2；
⑷跳线器J23上T4连SD；
⑸LDDR1、LDDR2、ALUB、SWB四个跳线器拨在左边（手动方式）；
⑹AR跳线器拨在左边，同时开关AR拨在“1”电平。
接线图
图1-1试验接线图
3、实验步骤
⑴连接线路，仔细查线无误后，接通电源。
⑵用二进制数码开关KD0～KD7向DR1和DR2寄存器置数。
方法：
关闭ALU输出三态门（ALUB`=1），开启输入三态门（SWB`=0），输入脉冲T4按手动脉冲发生按钮产生。
设置数据开关具体操作步骤图示如下：
说明：
LDDR1、LDDR2、ALUB`、SWB`四个信号电平由对应的开关LDDR1、LDDR2、ALUB、SWB给出，拨在上面为“1”，拨在下面为“0”，电平值由对应的显示灯显示，T4由手动脉冲开关给出。
⑶检验DR1和DR2中存入的数据是否正确，利用算术逻辑运算功能发生器74LS181的逻辑功能，即M=1。
具体操作为：
关闭数据输入三态门SWB`＝1，打开ALU输出三态门ALUB`＝0，当置S3、S2、S1、S0、M为11111时，总线指示灯显示DR1中的数，而置成10101时总线指示灯显示DR2中的数。
⑷验证74LS181的算术运算和逻辑运算功能（采用正逻辑）
在给定DR1=35、DR2=48的情况下，改变算术逻辑运算功能发生器的功能设置，观察运算器的输出，填入表1—1中，并和理论分析进行比较、验证。
（二）带进位控制8位算术逻辑运算实验
一、实验目的
1、验证带进位控制的算术逻辑运算发生器的功能。
2、按指定数据完成几种指定的算术运算。
二、实验设备
DVCC-C8JH计算机组成原理教学实验系统一台，排线若干。
二、实验内容
1、实验原理
带进位控制运算器的实验原理如图3－2所示，在实验⑴的基础上增加进位控制部分，其中高位74LS181（U31）的进位CN4通过门UN4E、UN2C、UN3B进入UN5B的输入端D，其写入脉冲由T4和AR信号控制，T4是脉冲信号，在手动方式下进行实验时，只需将跳线器J23上T4与手动脉冲发生开关的输出端SD相连，按动手动脉冲开关，即可获得实验所需的单脉冲。
AR是电平控制信号（低电平有效），可用于实现带进位控制实验。
从图中可以看出，AR必须为“0”电平，D型触发器74LS74（UN5B）的时钟端CLK才有脉冲信号输入。
才可以将本次运算的进位结果CY锁存到进位锁存器74LS74（UN5B）中。
2、实验接线
实验连线⑴～⑸同实验一，详细如下：
⑴ALUBUS连EXJ3；
⑵ALUO1连BUS1；
⑶SJ2连UJ2；
⑷跳线器J23上T4连SD；
⑸LDDR1、LDDR2、ALUB、SWB四个跳线器拨在左边（手动方式）；
⑹AR、299B跳线器拨在左边，同时开关AR拨在“0”电平，开关299B拨在“1”电平；
⑺J25跳线器拨在右边。
接线图
图1-2实验接线图
3、实验步骤
⑴仔细查线无误后，接通电源。
⑵用二进制数码开关KD0～KD7向DR1和DR2寄存器置数，方法：
关闭ALU输出三态门ALUB=1，开启输入三态门SWB=0，输入脉冲T4按手动脉冲发生按钮产生。
如果选择参与操作的两个数据分别为55H、AAH，将这两个数存入DR1和DR2的具体操作步骤如下：
⑶开关ALUB=0，开启输出三态门，开关SWB=1，关闭输入三态门，同时让LDDR1=0，LDDR2=0。
⑷如果原来有进位，即CY=1，进位灯亮，但需要清零进位标志时，具体操作方法如下：
·S3、S2、S1、S0、M的状态置为00000，AR信号置为“0”电平（清零操作时DR1寄存器中的数应不等于FF）。
·按动手动脉冲发生开关，CY=0，即清进位标志。
注：
进位标志指示灯CY亮时表示进位标志为“1”，有进位；进位标志指示灯CY灭时，表示进位位为“0”，无进位。
⑷验证带进位运算及进位锁存功能
这里有两种情况：
·进位标志已清零，即CY=0，进位灯灭，此时，使开关CN=0，再来进行带进位算术运算。
例如步骤⑵参与运算的两个数为55H和AAH，当S3、S2、S1、S0、M状态为10010，此时输出数据总线显示灯上显示的数据为DR1加DR2再加初始进位位“1”（因CN=0），相加的结果应为ALU=00，并且产生进位，此时按动手动脉冲开关，则进位标志灯亮，表示有进位。
如果开关CN=1，则相加的结果ALU=FFH，并且不产生进位。
·原来有进位，即CY=1，进位灯亮，此时不考虑CN的状态，再来进行带进位算术运算。
同样步骤⑵参与运算的两个数为55H和AAH，当S3、S2、S1、S0、M状态为10010，此时输出数据总线显示灯上显示的数据为DR1加DR2再加当前进位标志CY，相加的结果同样为ALU=00，并且产生进位，此时按动手动脉冲开关，则进位标志灯亮，表示有进位。
（三）移位运算器实验
一、实验目的
验证移位控制器的组合功能
二、实验设备
DVCC-C8JH计算机组成原理教学实验系统一台，排线若干。
二、实验内容
1、实验原理
移位运算实验原理如图3－4所示，使用了一片74LS299（U34）作为移位发生器，其八位输入/输出端引到8芯排座ALUO2，在实验时用8芯排线连至数据总线插座BUS4。
299B`信号由开关299B提供，控制其使能端，T4为其时钟脉冲，手动方式实验时将T4与手动脉发生器输出端SD相连，即J23跳线器上T4连SD。
由信号S0、S1、M控制其功能状态，详细见下表1—3。
2、实验接线
⑴ALUO2连BUS4；
⑵EXJ1连BUS3；
⑶SJ2连UJ2；
⑷跳线器ALUB、299B、SWB拨在左边（手动位置），且开关ALUB拨在“1”电平，299B拨在“0”电平。
⑸跳线器J23上T4连SD；
接线图
3、实验步骤
⑴连接实验线路，仔细查线无误后接通电源。
⑵置数，具体步骤如下：
⑶移位，参照上表改变S0、S1、M、299B的状态，按动手动脉冲开关以产生时钟脉冲T4，观察移位结果。
*实验二16位算术逻辑运算实验
一、实验目的
1、掌握16位算术逻辑运算数据传送通路组成原理。
2、进一步验证算术逻辑运算功能发生器74LS181的组合功能。
二、实验设备
DVCC-C8JH计算机组成原理教学实验系统一台，排线若干。
二、实验内容
1、实验原理
实验中所用16位运算器数据通路如图3－3所示。
其中运算器由四片74LS181以并/串形成16位字长的ALU构成。
低8位运算器的输出经过一个三态门74LS245（U33）到ALUO1插座，实验时用8芯排线和内部数据总线BUSD0～D7插座BUS1～6中的任一个相连，低8位数据总线通过LZD0～LZD7显示灯显示；高8位运算器的输出经过一个三态门74LS245（U33`）到ALUO1`插座，实验时用8芯排线和高8位数据总线BUSD8～D15插座KBUS1或KBUS2相连，高8位数据总线通过LZD8～LZD15显示灯显示；参与运算的四个数据输入端分别由四个锁存器74LS273（U29、U30、U29`、U30、）锁存，实验时四个锁存器的输入并联后用8芯排线连至外部数据总线EXD0～D7插座EXJ1～EXJ3中的任一个；参与运算的数据源来自于8位数据开并KD0～KD7，并经过一三态门74LS245（U51）直接连至外部数据总线EXD0～EXD7，输入的数据通过LD0～LD7显示。
2、实验接线
本实验用到6个主要模块：
⑴低8位运算器模块，⑵数据输入并显示模块，⑶数据总线显示模块，⑷功能开关模块（借用微地址输入模块），⑸高8位运算器模块，⑹高8位（扩展）数据总线显示模块。
根据实验原理详细接线如下（接线⑴～⑸同实验一）：
⑴ALUBUS连EXJ3；
⑵ALUO1连BUS1；
⑶SJ2连UJ2；
⑷跳线器J23上T4连SD；
⑸LDDR1、LDDR2、ALUB、SWB四个跳线器拨在左边（手动方式）；
⑹AR跳线器拨在左边，同时开关AR拨在“1”电平；
⑺ALUBUS`连EXJ2；
⑻ALUO1`连KBUS1；
⑼跳线器J19、J25拨左边（16位ALU状态）；
⑽高8位运算器区跳线器ZI2、CN0、CN4连上短路套；
接线图
3、实验步骤
⑴连接线路，仔细查线无误后，接通电源。
⑵用二进制数码开关KD0～KD7向DR1、DR2、DR3、DR4寄存器置数。
方法：
关闭ALU输出三态门应使ALUB`=1（即开关ALUB=1），开启输入三态门应使SWB`=0（即开关SWB=0），选通哪一个寄存器用对应开关LDDR1～LDDR4（高电平有效），其中LDDR3、LDDR4开关在高8位运算器上部，输入脉冲T4按手动脉冲发生按钮。
设置数据开关具体操作步骤图示如下：
说明：
LDDR1、LDDR2、ALUB`、SWB`、LDDR3、LDDR4六个信号电平由对应的开关LDDR1、LDDR2、ALUB、SWB、LDDR3、LDDR4给出，拨在上面为“1”，拨在下面为“0”，电平值由对应显示灯显示；T4由手动脉冲开关给出。
⑶进一步验证74LS181的算术运算和逻辑运算功能（采用正逻辑）。
·开关ALUB=0，关闭输入三态门；
·开关SWB=1，打开输出三态门；
·LDDR1～LDDR4四个开关全拨在“0”电平。
·根据下表3—2，置功能开关S3、S2、S1、S0、M、CN，以验证74LS181的算术运算和逻辑运算功能。
说明：
如果要实现16位带进位控制算术逻辑运算，只需在实验一的内容
（二）的基础上将开
关AR=1变成AR=0即可。
注意：
本实验做完后，拔掉连线ALUBUS`和ALUO1`，去掉短路套ZI2、CN0、CN4。
实验五存储器实验
一、实验目的
掌握静态随机存取存储器RAM工作特性及数据的读写方法。
二、实验设备
DVCC-C8JH计算机组成原理教学实验系统一台，排线若干。
二、实验内容
1、实验原理
主存储器单元电路主要用于存放实验机的机器指令，如图3—5所示，它的数据总线挂在外部数据总线EXD0～EXD7上；它的地址总线由地址寄存器单元电路中的地址寄存器74LS273（U37）给出，地址值由8个LED灯LAD0～LAD7显示，高电平亮，低电平灭；在手动方式下，输入数据由8位数据开关KD0～KD7提供，并经一三态门74LS245（U51）连至外部数据总线EXD0～EXD7，实验时将外部数据总线EXD0～EXD7用8芯排线连到内部数据总线BUSD0～BUSD7，分时给出地址和数据。
它的读信号直接接地；它的写信号和片选信号由写入方式确定。
该存储器中机器指令的读写分手动和自动两种方式。
手动方式下，写信号由W/R`提供，片选信号由CE`提供；自动方式下，写信号由控制CPU的P1.2提供，片选信号由控制CPU的P1.1提供。
由于地址寄存器为8位，故接入6264的地址为A0～A7，而高4位A8～A12接地，所以其实际使用容量为256字节。
6264有四个控制线：
CS1第一片选线、CS2第二片选线、OE读线、WE写线。
其功能如表3—4所示。
CS1片选线由CE`控制（对应开关CE）、OE读线直接接地、WE写线由W/R`控制（对应开关WE）、CS2直接接+5V。
图中信号线LDAR由开关LDAR提供，手动方式实验时，跳线器LDAR拨在左边，脉冲信号T3由实验机上时序电路模块TS3提供，实验时只需将J22跳线器连上即可，T3的脉冲宽度可调。
2、实验接线
⑴MBUS连BUS2；
⑵EXJ1连BUS3；
⑶跳线器J22的T3连TS3；
⑷跳线器J16的SP连H23；
⑸跳线器SWB、CE、WE、LDAR拨在左边（手动位置）。
接线图
3、实验步骤
⑴连接实验线路，仔细查线无误后接通电源。
⑵形成时钟脉冲信号T3，方法如下：
在时序电路模块中有两个二进制开关“运行控制”和“运行方式”。
将“运行控制”开关置为“运行”状态、“运行方式”开关置为“连续”状态时，按动“运行启动”开关，则T3有连续的方波信号输出，此时调节电位器W1，用示波器观察，使T3输出实验要求的脉冲信号；本实验中“运行方式”开关置为“单步”状态，每按动一次“启动运行”开关，则T3输出一个正单脉冲，其脉冲宽度与连续方式相同。
（3）给存储器的00地址单元中写入数据11，具体操作步骤如下：
如果要对其它地址单元写入内容，方法同上，只是输入的地址和内容不同。
（4）读出刚才写入00地址单元的内容，观察内容是否与写入的一致。
具体操作步骤如下：
（5）按（3）的步骤将下表的数据分别写入相应的存储单元
地址
写入内容
地址
写入内容
01H
11H
1AH
AAH
02H
22H
1BH
BBH
03H
33H
1CH
CCH
04H
44H
1DH
DDH
05H
55H
1EH
EEH
06H
66H
1FH
FFH
（5）按（4）的步骤将下表列出的存储单元内容读出，并填在表格中，并与写入的数据相比较，看结果是否一致。
地址
写入内容
地址
写入内容
1FH
07H
1EH
06H
1DH
05H
1CH
04H
1BH
03H
1AH
02H
09H
01H
08H
00H
实验六微控制器实验
一、实验目的
1、掌握时序信号发生电路组成原理。
2、掌握微程序控制器的设计思想和组成原理。
3、掌握微程序的编制、写入，观察微程序的运行。
二、实验设备
DVCC-C8JH计算机组成原理教学实验系统一台，排线若干。
二、实验内容
1、实验原理
实验所用的时序电路原理如图3—6所示,可产生4个等间隔的时序信号TS1～TS4，其中SP为时钟信号，由实验机上时钟源提供，可产生频率及脉宽可调的方波信号。
学生可根据实验要求自行选择方波信号的频率及脉宽。
为了便于控制程序的运行，时序电路发生器设计了一个启停控制触发器UN1B，使TS1～TS4信号输出可控。
图中“运行方式”、“运行控制”、“启动运行”三个信号分别是来自实验机上三个开关。
当“运行控制”开关置为“运行”，“运行方式”开关置为“连续”时，一旦按下“启动运行”开关，运行触发器UN1B的输出QT一直处于“1”状态，因此时序信号TS1～TS4将周而复始地发送出去；当“运行控制”开关置为“运行”，“运行方式”开关置为“单步”时，一旦按下“启动运行”开关，机器便处于单步运行状态，即此时只发送一个CPU周期的时序信号就停机。
利用单步方式，每次只运行一条微指令，停机后可以观察微指令的代码和当前微指令的执行结果。
另外，当实验机连续运行时，如果“运行方式”开关置“单步”位置，也会使实验机停机。
2、微程序控制电路与微指令格式
⑴微程序控制电路
微程序控制器的组成见图3－7，其中控制存储器采用3片E2PROM2816芯片，具有掉电保护功能，微命令寄存器18位，用两片8D触发器74LS273（U23、U24）和一片4D触发器74LS175（U27）组成。
微地址寄存器6位，用三片正沿触发的双D触发器74LS74（U14～U16）组成，它们带有清“0”端和预置端。
在不判别测试的情况下，T2时刻打入微地址寄存器的内容即为下一条微指令地址。
当T4时刻进行测试判别时，转移逻辑满足条件后输出的负脉冲通过强置端将某一触发器置为“1”状态，完成地址修改。
在该实验电路中设有一个编程开关，它具有三种状态：
写入、读出、运行。
当处于“写”状态时，学生根据微地址和微指令格式将微指令二进制代码写入到控制存储器2816中。
当处于“读”时，可以对写入控制存储器中的二进制代码进行验证，从而可以判断写入的二进制代码是否正确。
当处于“运行”状态时，只要给出微程序的入口微地址，则可根据微程序流程图自动执行微程序。
图中微地址寄存器输出端增加了一组三态门（U12），目的是隔离触发器的输出，增加抗干扰能力，并用来驱动微地址显示灯。
⑵微指令格式
微指令长共24位，其控制位顺序如下：
其中UA5～UA0为6位的后续微地址，A、B、C三个译码字段，分别由三组译码控制电路译码产生各控制信号。
C字段中的P
（1）～P（4）是四个测试字位。
其功能是根据机器指令及相应微代码进行译码，使微程序转入相应的微地址入口，从而实现微程序的顺序、分支、循环运行，其原理如图3－8所示，图中I7～I2为指令寄存器的第7～2位输出，SE5～SE1为微控器单元微地址锁存器的强置端输出。
AR为算术运算是否影响进位及判零标志控制位，低电平有效。
B字段中的RSB、RDB、RIB分别为源寄存器选通信号、目的寄存器选通信号及变址寄存器选通信号，其功能是根据机器指令来进行三个工作寄存器R0、R1及R2的选通译码，其原理如图3－9，图中I0－I4为指令寄存器的第0～4位，LDRI为打入工作寄存器信号的译码器使能控制位。
3、实验步骤
⑴根据机器指令画出对应的微程序流程图，如图3—10所示；
⑵根据微程序流程图设计微指令，并按微指令格式转换成二进制代码，如表3—5所示。
微地址
S3S2S1S0MCNWEB1B0
A
B
C
UA5…UA0
0 0
000001011
000
000
100
010000
0 1
000001011
110
110
110
000010
0 2
000001001
100
000
001
001000
0 3
000001001
110
000
000
000100
0 4
000001001
011
000
000
000101
0 5
000001011
010
001
000
000110
0 6
100101011
001
101
000
000001
0 7
000001001
110
000
000
001101
0 8
000001000
001
000
000
000001
0 9
000001011
110
110
110
000011
0A
000001011
110
110
110
000111
0 B
000001011
110
110
110
001110
0 C
000001011
110
110
110
010110
0 D
000001001
000
001
000
000001
0 E
000001001
110
000
000
001111
0 F
000001001
010
000
000
010101
1 0
000001011
110
110
110
010010
1 1
000001011
110
110
110
010100
1 2
000001001
010
000
000
010111
1 3
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