武汉理工大学课程设计数字钟.docx
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武汉理工大学课程设计数字钟
摘要..................................................................1
1数字钟总构成.........................................................2
2数字钟单元电路设计...................................................3
2.11HZ方波信号设计...............................................3
2.2时间计数单元电路设计...........................................4
2.2.1计数器74LS90和74LS161...................................4
2.2.2时计时电路................................................7
2.2.3分（秒）计时电路.........................................9
2.2.4计时电路的比较..........................................11
2.3译码显示单元电路设计..........................................11
2.3.1译码器74LS48............................................12
2.3.2显示器LG5011AH..........................................13
2.3.3译码显示电路.............................................14
2.4校时单元电路设计..............................................14
3数字钟的实现及工作原理..............................................15
4电路的安装与调试....................................................16
5心得体会............................................................17
参考文献.............................................................19
武汉理工大学《数字电子技术基础》课程设计说明书
摘要
数字钟是一种用数字电路技术实现时、分、秒计时的钟表。
与机械钟相比具
有更高的准确性和直观性，具有更长的使用寿命，电子钟表具有价格便宜，质量
轻，定时误差小等优点，被广泛的应用在生产，已得到广泛的使用。
数字钟的设
计方法有许多种，本次试验运用555多谐振荡器、计时器、显示译码器、校正时
间电路设计出可以显示时分秒（时为12进制，分为60进制）并且可以校时的多
功能数字钟。
关键词：
数字钟计时器555多谐振荡器显示译码器
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武汉理工大学《数字电子技术基础》课程设计说明书
多功能数字钟的设计与制作
1数字钟总构成
数字钟由1HZ的方波信号发生器、计时器、显示译码器、校时电路组成。
其
框图如下图1.1所示。
时译码显示分译码显示秒译码显示
时计数器分计数器秒计数器
1HZ方波信号
校时电路
图1.1数字钟框图
1HZ信号发生器由555定时器构成的多谐振荡器产生。
时分秒计时器由计数器组成。
其中，时为十二进制，时个位为二进制，时十
位为十进制，在计数为十二时同时清零；分为六十进制，分（秒）十位为六进制，
分（秒）个位为十进制。
译码显示部分由BCD七段显示译码器驱动显示器件，以显示数字。
校时电路用以重新接通电源或走时出现误差时都需要对时间进行校正。
有时
校正和分校正功能，在小时校正时不影响分和秒的正常计数；在分校正时不影响
秒和小时的正常计数。
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2数字钟单元电路设计
2.11HZ方波信号设计
多谐振荡器是一种自激振荡器，在接通电源后，不需要外加触发信号，便能
自动产生矩形（脉冲）波。
图2.1为多谐振荡电路。
图2.1.1多谐振荡器
充电时间：
（2-1）放电时间：
（2-2）
频率：
（2-3）
图2.1.2为设计的1HZ信号产电路。
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图2.1.21HZ信号发生器
2.2时间计数单元电路设计
时间计数单元由时、分、秒计数三个部分组成，它们的输出都是8421BCD码
形式。
十二进制和六十进制可以用74LS90或74LS161设计实现。
2.2.1计数器74LS90和74LS161
（一）74LS90
74LS90是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，
又可以作五进制和十进制加法计数器。
VCC
图2.2.174LS90引脚图
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表2.2.174LS90的功能表
输入输出
清0置9时钟
R01、R02R91、R92INAINB
QDQCQBQA
功能
11
0
×
×
0
××0000清0
0
×
×
0
11××1001置9
↓1QA输出二进制计数
1↓
QDQCQB
输出
五进制计数
QDQCQBQA
0×0×↓QA
输出十进制计数
×0×08421BCD码
QD
QAQDQCQB
输出
十进制计数↓
5421BCD码
11不变保持
由上表可知,74LS90的功能如下：
（1）计数脉冲从INA输入，QA作为输出端，为二进制计数器。
（2）计数脉冲从INB输入，QDQCQB作为输出端，为异步五进制加法计数器。
（3）若将INB和QA相连，计数脉冲由INA输入，QDQCQBQA作为输出端，
则构成异步8421码十进制加法计数器。
（4）若将INA与QD相连，计数脉冲由INB输入，QAQDQCQB作为输出端，则
构成异步5421码十进制加法计数器。
（5）清零、置9功能。
1）异步清零
当R01、R02均为“1”，S91、S92中有“0”时，实现异步清零功能，即
QDQCQBQA＝0000。
2）置9功能
当S91、S92均为“1”；R01、R02中有“0”时，实现置9功能，即QDQC
QBQA＝1001。
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（二）74LS161
集成74LS161是4位二进制加法器，可以认为是十六进制计数器。
图2.2.2为
其引脚图，表2.2.2为其功能表。
图2.2.274LS161引脚图
表2.2.274LS161功能表
清零预置使能时钟预置数输入数据输出
RDLDEPETCPD3D2D1D0Q3Q2Q1Q0
L××××××××LLLL
HL××↓DCBADCBA
HHL××××××保持
HH×L×××××保持
HHHH↓××××计数
由上表可知，74LS161的功能如下：
（1）异步清零：
当RD=0时，不管其他输入端的状态如何COQ3Q2Q1Q0均
为低电平，即0。
（2）同步预置数：
当RD=1，LD=0时，在CP的上升沿置入数据D3D2D1D0，
预置数的结果Q3=D3，Q2=D2Q1=D1Q0=D0。
（3）保持：
当RD=1，LD=0时，使能输入ET·EP=0，不管其他输入端
的状态如何,输出状态保持不变。
要特别指出的是，ET=1，EP=0，CO保持不变；
ET=0，EP=1，CO=0.
（4）计数工作状态：
当RD=LD=ET=EP=1时,74LS161处于计数状态，其
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状态为4位自然二进制的计数过程。
当达到“1111”输出状态时，进位输出CO=1，
产生进位信号输出。
2.2.2时计时电路
（一）74LS90构成时计时电路
时个位和时十位都为十进制计数，由于74LS90为异步清零，所以用反馈清零
法清零。
如图2.2.3所示。
将两片芯片的QA端分别于各自的INB端相连构成十进制计数器，R91和R92
都置零，R01和R02分别对应相连，当R01和R02均为“1”时，使同时清零。
时个
位的QD端作为进位输出信号与十位INA相连。
在计数为12时，U7的QDQCQBQA
状态为0001，U6的QDQCQBQA状态为0010，所以U7的QA端与R02相连，U6
的QB端与R01相连，即实现十二进制的时计时电路。
图2.2.374LS90构成的时计时电路
（二）74LS161构成时计时电路
时个位为十进制计数，时十位为二进制计数。
当RD=0时，Q3Q2Q1Q0均为
低电平，即0，用反馈清零法清零，由于74LS161为异步清零，在计数为12时，
同时清零。
LDETEP都置1，使芯片处于计数的工作状态。
时个位的Q3端作为进位输出
信号与十位CP相连
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时十位为二进制，当Q3Q2Q1Q0为0010时清零，时个位为十进制计数当Q3
Q2Q1Q0为1010时清零，十计数单元为12进制，所以在时十位Q3Q2Q1Q0为0001
时，时个位Q3Q2Q1Q0为0010时清零，其真值表如表2.2.3，其卡诺图分别为图
2.2.4图2.2.5。
表2.2.3真值表
ABCRD
十个
RD
位位
××000
00100
01101
10110
11111
（2-4）A=Q0十位Q0
B=Q3Q0个位Q3Q0
（2-5）
C=Q0Q1十位Q0个位Q1
（2-6）
RD
十位
AB
00011110C
00000
10011
图2.2.4
RD
个位
AB00011110C
00000
10110
图2.2.5
由以上可知，
RD
十位=AC
（2-7）
RD
个位=BC
（2-8）
综上，设计出的74LS161时计时单元如图2.2.6所示。
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图2.2.674LS161时计时电路
2.2.3分（秒）计时电路
（一）74LS90构成时计时电路
分的十位为六进制，个位为十进制。
与时计时电路一样，采用反馈清零法清
零。
将两片芯片的QA端分别于各自的INB端相连构成十进制计数器，R91和R92
都置零。
分十位进制为六进制，即当QDQCQBQA状态为0110时清零。
将QB与
R02相连，QC与R01相连，即构成六进制计时电路。
QC作为进位输出信号与时计时
电路的个位INA相连。
分个位为十进制电路，不需要进行进制转换，QD作为进位
输出信号与分十位INA相连。
综上，设计出的分计时电路如图2.2.7所示。
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图2.2.774LS90分计时电路
秒计时电路与分计时电路相同，为60进制计数单元，十位为六进制，个位为
十进制。
十位QC作为进位输出信号与分计时电路的个位INA相连，个位QD作为
进位输出信号与秒十位INA相连，个位INA与HZ脉冲信号相连。
（二）74LS161构成分（秒）计时电路
分个位为十进制计数，分十位为六进制计数。
当RD=0时，Q3Q2Q1Q0均为
低电平，即0，用反馈清零法清零。
LDETEP都置1，使芯片处于计数的工作状态。
分个位的Q3端作为进位输出
信号与十位CP相连，分十位的Q2端作为进位输出与时个位的INA相连。
分十位为六进制，当Q3Q2Q1Q0为0110时清零，分个位为十进制计数当Q3
Q2Q1Q0为1010时清零。
秒计时与分计时电路相同，秒个位的Q3端作为进位输出信号与十位CP相连，
秒十位的Q2端作为进位输出与分个位的INA相连。
设计出的分计时电路如图2.2.8所示
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图2.2.874LS161构成分（秒）计时电路
2.2.4计时电路的比较
由以上的时分秒计时电路设计，都可以用74LS90和74LS161两个芯片设计出
电路。
从设计电路的难易程度来说，由于74LS161可看做十六进制计数器，所以
在进行进制转换时比较复杂，在时计时电路单元中，虽然它可以计时到12，但是
由于显示部分电路只能输出0~9数字的限制，并没有优势；从电路繁简方面来说，
由于74LS161进制转换教复杂，需要用门电路来实现Q3Q2Q1Q0输出特定状态的
清零功能，电路必然复杂；从节约成本方面来说，用74LS161设计的电路需要用
门电路所对应的芯片，增加了成本。
所以综合考虑，用74LS90芯片来设计电路更
加合理，可行。
2.3译码显示单元电路设计
计时电路以8421BCD码的形式输出时间计数信息，显示译码器将其转换成所
需的逻辑状态，驱动BCD七段译码管显示时间。
数字显示译码器的种类很多，现已有将计数器、锁存器、译码驱动电路集于
一体的集成器件，还有连同数码显示器也也继承在一起的电路可供选用。
BCD七段译码器的输入是一位BCD码（以A3A2A1A0表示，A3表示最高位，
A0表示最低位；或以DCBA表示，D表示最高位，A表示最低位），输出是数码管
各段的驱动信号，也称4线-7线译码器。
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常用的集成芯片有输出低电平有效（配用共阳极LED数码管）的74××46和
74××47两种类型的集成芯片，以及输出高电平有效（配用共阴极LED数码管）
的74××48和CD4511两种类型的集成芯片。
实验中用74LS48七段译码器，驱动
共阴极LED数码管。
2.3.1译码器74LS48
74LS48是BCD-7段译码器/驱动器，其输出是OC门输出且高电平有效，专用
于驱动LED七段共阴极显示数码管。
图2.3.1为其管脚图。
表2.3.174LS48BCD七段译码驱动器功能表
74LS48引脚功能-----七段译码驱动器功能表
十进输出
输入BT
制数
LTRB
/R
DCBAabcDefg
BI
0H×0000H1111110
1H×0001H0110000
2H×0010H1101101
3H×0011H1111001
4H×0100H1110011
5H×0101H1011011
6H×0110H0011111
7H×0111H1110000
8H×1000H1111111
9H×1001H1110011
（1）译码功能：
将LT，RBI和BI/RBO端接高电平，输入十进制数0~9的任
意一组8421BCD码（原码），则输出端a~g也会得到一组相应的7位二进制代
码（74LS48驱动共阴极，输出3FH、06H、5BH,；74LS47驱动共阳极，输出COH、
F9H、A4H,）。
如果将这组代码输入到数码管，就可以显示出相应的十进制数。
（2）试灯功能：
给试灯输入加低电平，而BI/RBO端加高电平时，则输出端
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a~g均为高电平。
若将其输入数码管，则所有的显示段都发亮。
此功能可以用于
检查数码管的好坏。
（3）灭灯功能：
将低电平加于灭灯输入时，不管其他输入为什么电平，所有
输出端都为低电平。
将这样的输出信号加至数码管，数码管将不发亮。
（4）动态灭灯功能：
RBI端为灭零输入端，其作用是将数码管显示的数字0
熄灭。
当RBI=0，且DCBA=0000时，若LT=1，a~g输出为低电平，数码管
无显示。
利用该灭零端，可熄灭多位显示中不需要的零。
不需要灭零时，RBI=1。
图2.3.174LS161管脚图
2.3.2显示器LG5011AH
图2-7是共阴极式LED数码管的原理图，使用时公共阴极接地，使每个发光
二极管都处于导通状态，而且这7个发光二极管a到g分别由相应的BCD七段译
码器来驱动。
图2.3.2共阴极LED数码管的原理图
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在这里，我们选用型号为LG5011AH的数码管，LG5011AH的管脚功能图如图
2.3.3所示。
图2.3.3LG5011AH管脚图
2.3.3译码显示电路
译码显示电路由共阴极译码器74LS48和七段数码管LED组成。
74LS48和
LG5011AH的连接图如图2.3.4所示。
图2.3.4译码显示电路
2.4校时单元电路设计
当刚接通电源时，时钟显示的时间并不是希望实现的时间，这时就需要校时
电路来调整时间。
要求在小时校正时不影响分和秒的正常计数，在分校正时不影
响秒和小时的正常计数，所以在分个位和时个位各接一个开关，来控制其脉冲信
号。
校时时，切断其正常的进位信号，校时完成后接入其正常计时电路。
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设计的校时电路如图2.4.1所示。
图2.4.1校时电路
3数字钟的实现及工作原理
数字钟的完整电路图如图3.1所示。
如图3.1所示，当J2、J3接QC时，电路为正常计数的工作状态。
555定时电
路构成的多谐振荡电路产生频率为1HZ的脉冲信号，接入秒计时单元的个位，当
秒个位计时满10时，向秒十位进1，秒个位清零，当秒单元满60时，向分个位进
1，秒计时单元清零；分与秒的工作原理相同；当时个位满10时，向时十位进1，
当时计数单元满12时，所有计数单元同时清零。
校时电路调整时和分的计数显示，通过控制开关J1、J2、J3的打开和闭合状
态，即手动产生单次脉冲作校时脉冲，每拨动校时开关一个来回，计数器计数一
次，多次拨动开关就可以进行准确校时。
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图3.1数字钟完整电路
4电路的安装与调试
先把555定时器振荡电路焊接完成，用万用表测其输出端电压，检查其能正
常输出脉冲波形后，焊接秒计时单元电路，把脉冲接入秒个位INA端验证能正常
工作后，再焊接分计时单元和时计时单元，最后接入进位脉冲信号检验整个电路
是否能实现预期的功能，即分和秒计时电路在显示59后清零，整个电路在11:
59:
59
时清零。
在连接电路时，并没有一次就实现所期望的功能，用万用表检查各芯片的输
入输出电压值，寻找出现问题的地方，发现由于导线接触不良导致电路不能稳定
正常的工作。
再者，在焊接第一个电路时，由于连线较复杂，对焊接电路还没有
进入状态，忘记连接电源线，个别使能端也被忽略，在连接以后的电路中，都先
连接电源和使能端，并且保证导线连接紧固，调试的时候相对秒计时电路容易了
好多。
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最后在多次调试之后，终于完成了电路的焊接，实现了数字钟的功能。
5心得体会
这次课设给我机会把自己所学的知识简单地运用到实际中，虽然数字钟在生
活中很常见，但是之前也停留在使用的阶段，它的基本工作原理并没有认真思考
过。
刚刚开始设计的时候既是兴奋又是紧张，想着可以动手做出自己的作品，又
怕做出的东西不满意甚至不能实现基本功能，不过最后发现并没有想象中的那么
难。
最后实现功能后，总算是松了一口气。
设计电路过程中，这个电路的核心部分是计时单元，集成计数器比较熟悉的
有74LS161、74LS90、74LS192等芯片，最后选定74LS161和74LS90设计电路。
由于74LS90芯片本身具有十进制的功能，设计起来简单一些。
74LS161则相对复
杂一些，除了单个芯片的进制设计，还要考虑计时单元的清零问题，比较全面的
考察了数电的知识掌握和运用能力。
对于电路图的绘制，选择用Multisim软件绘制，在这个学期的空闲时间学了
一些这个软件的基本使用方法，基本会用它画出简单的电路，但是这是第一次用
它来设计电路。
虽然都是用它来放置器件、连线，但是之前只是画出已经设计好
的电路，画的过程中比没有真正的锻炼自己的思考能力，只是验证电路所能实现
的功能，让抽象的知识具体化了一点。
通过这次课设，我发现，仿真虽然有一些
设置可以跟接近一些实际，但是离真正的实际还差了很远，所以一些电路虽然在
仿真上能够实现功能，但是在有必要
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