SystemVerilog断言学习笔记.docx
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SystemVerilog断言学习笔记
SystemVerilog断言学习笔记1
一、前言
随着数字电路规模越来越大、设计越来越复杂，使得对设计的功能验证越来越重要。
首先，我们要明白为什么要对设计进行验证？
验证有什么作用？
例如，在用FPGA进行设计时，我们并不能确保设计出来的东西没有功能上的漏洞，因此在设计后我们都会对其进行验证仿真。
换句话说，验证的目的是彻底地验证被测设计以确保设计没有功能上的缺陷。
而即将介绍的SystemVerilog断言便是一门重要的验证技术，它可以尽早发现设计的缺陷以及提高验证的效率。
二、基本概念
1、什么是断言
断言是设计属性的描述。
而断言可以从设计的功能描述中推知，然后转换成断言。
那么断言是如何表现的呢？
当一个被检查的属性不像我们期望的那样表现时，则该断言失败；当一个禁止在设计中出现的属性发生时，则该断言失败。
2、为什么要使用SystemVerilog断言
VerilogHDL也能实现断言，但其存在不足之处：
∙VerilogHDL是一种过程语言，不能很好地控制时序；
∙VerilogHDL是一种冗长的语言，随着断言数量的增加，维护代码将变得很困难；
∙语言的过程性使得测试同一时间段内发生的并行事件相当困难；
∙VerilogHDL没有提供内嵌的机制来提供功能覆盖的数据。
而SystemVerilog断言具有如下特征：
∙它是一种描述性语言，可以完美描述时序的状况；
∙语言本身非常精确且易于维护；
∙语言的描述性提供了对时间卓越的控制；
∙它提供了若干个内嵌函数来测试特定的设计情况，并且提供了一些构造来自动收集功能覆盖数据。
可见，使用SystemVerilog断言具有非常大的优势。
三、验证平台
一个包含SystemVerilog断言的验证环境如下图所示：
注：
约束随机测试平台可以用来产生更多真实的验证情景；代码覆盖则是验证完整性的基本衡量标准。
一般情况下，测试平台需要做三件事：
∙产生激励；
∙自检机制；
∙衡量功能覆盖。
1.产生激励通俗来讲就是为被测设计提供输入信号。
2.自检机制则是使每个测试都能自动和动态地检验期望的结果。
自检过程主要着眼于协议检验和数据检验。
协议检验的目的是检验控制信号的正确性；数据检验则是检验正在处理的数据的完整性。
3.功能覆盖用于衡量验证完整性，它包含协议覆盖和测试计划覆盖两项衡量标准。
协议覆盖是用来衡量一个设计的功能说明书中确定的所有功能是否都测试过；测试计划则是衡量测试平台的穷尽性。
而SystemVerilog断言主要着重处理协议检验和协议覆盖两大类问题。
【SystemVerilog断言学习笔记2】断言的类型
SystemVerilog中包含并发断言和即时断言两种类型的断言。
所谓并发断言就是在时钟边沿对变量进行采样并完成测试表达式的计算，它可以在模块、接口、过程块或程序中定义。
这里有一点是需要声明的，对于变量的采样值是时钟边沿前一时刻相应变量的值。
而即时断言只能在过程块中定义的，测试表达式的计算跟VerilogHDL过程块中的行为一样，即一旦事件发生变化则表达式立刻被求值。
接下来通过modelsim对这两类的断言进行仿真测试，给大家一个直观的理解。
1、并发断言
<1>打开modelsim仿真软件，然后点击“File—>New—>Project…“，出现如下对话框，为对话框填上工程名以及路径，其他默认，点击”OK“后会弹出询问是否创建工程路径的对话框，选择”是“。
<2>在下面的对话框中点击“CreateNewFile”以新建源文件。
<3>为对话框填上新建文件名以及文件类型选为“SystemVerilog”，然后点击“OK”，“Close”。
。
。
<4>为新建的sv文件编写SystemVerilog代码，如下所示：
/*******************************************************
作者:
CrazyBird
文件:
assert_test.sv
日期:
2015-5-1
功能:
并行断言
********************************************************/
`timescale1ns/1ps
moduleassert_test（
outputregclk,
outputrega,
outputregb
）;
//时钟的产生
parameterPERIOD=10;
initial
begin
clk=0;
forever#（PERIOD/2）
clk=~clk;
end
//激励的产生
initial
begin
a=0;
b=1;
repeat（20）@（negedgeclk）
begin
a={$random（）}%2;
b={$random（）}%2;
end
@（negedgeclk）;
$stop;
end
//并行断言
a_cc:
assertproperty（@（posedgeclk）not（a&&b））;
endmodule
该段代码断言信号a和信号b不能同时为1，否则断言失败。
<5>选择要编译的文件assert_test.sv，接着点击“Compile—>CompileSelected”，如果编译正确，transcript状态栏会提示编译成功，并且文件状态会由蓝色“问号”变为绿色“打钩”，如下图所示。
<6>编译成功后，接下来开始仿真。
点击“Simulate—>StartSimulation…”，在弹出的对话框中，展开work，选择assert_test，然后“OK”。
<7>将Object下的信号clk、a、b添加到波形中去，做法是选中信号clk、a、b，然后右键单击“Addto—>Wave—>Selectedsignals”，如下图所示：
<8>点击“Simulate—>Restart…”，“OK”，接着点击“Simulate—>Run—>Run–All”，再接着点击“Wave—>Zoom—>ZoomFull”，其波形如下所示：
<9>在transcript状态栏下会出现断言失败的信息，通过双击它，可在Wave中显示断言失败的地方，如下图所示：
#**Error:
Assertionerror.
#Time:
25nsStarted:
25nsScope:
assert_test.a_ccFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
38
#**Error:
Assertionerror.
#Time:
35nsStarted:
35nsScope:
assert_test.a_ccFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
38
#**Error:
Assertionerror.
#Time:
55nsStarted:
55nsScope:
assert_test.a_ccFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
38
#**Error:
Assertionerror.
#Time:
105nsStarted:
105nsScope:
assert_test.a_ccFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
38
#**Error:
Assertionerror.
#Time:
155nsStarted:
155nsScope:
assert_test.a_ccFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
38
#**Error:
Assertionerror.
#Time:
205nsStarted:
205nsScope:
assert_test.a_ccFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
38
<10>也可以通过点击“View—>Coverage—>assertions”查看断言的情况，如下所示：
很明显，断言失败有6处地方。
2、即时断言
<1>操作基本跟上面的一样，即时断言的一个例子如下所示：
/*******************************************************
作者:
CrazyBird
文件:
assert_test.sv
日期:
2015-5-1
功能:
即时断言
********************************************************/
`timescale1ns/1ps
moduleassert_test（
outputregclk,
outputrega,
outputregb
）;
//时钟的产生
parameterPERIOD=10;
initial
begin
clk=0;
forever#（PERIOD/2）
clk=~clk;
end
//激励的产生
initial
begin
a=0;
b=1;
repeat（20）@（negedgeclk）
begin
a={$random（）}%2;
b={$random（）}%2;
end
@（negedgeclk）;
$stop;
end
//即时断言
always_comb
begin
a_ia:
assert（a&&b）;
end
endmodule
该段代码断言信号a和信号b同时为1，否则断言失败。
<2>其断言情况如下所示：
#**Error:
Assertionerror.
#Time:
0psScope:
assert_test.a_iaFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
41
#**Error:
Assertionerror.
#Time:
40nsScope:
assert_test.a_iaFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
41
#**Error:
Assertionerror.
#Time:
60nsScope:
assert_test.a_iaFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
41
#**Error:
Assertionerror.
#Time:
70nsScope:
assert_test.a_iaFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
41
#**Error:
Assertionerror.
#Time:
110nsScope:
assert_test.a_iaFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
41
#**Error:
Assertionerror.
#Time:
120nsScope:
assert_test.a_iaFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
41
#**Error:
Assertionerror.
#Time:
130nsScope:
assert_test.a_iaFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
41
#**Error:
Assertionerror.
#Time:
160nsScope:
assert_test.a_iaFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
41
#**Error:
Assertionerror.
#Time:
170nsScope:
assert_test.a_iaFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
41
#**Error:
Assertionerror.
#Time:
180nsScope:
assert_test.a_iaFile:
D:
/electron/modelsim/assert_test/assert_test.svLine:
41
很明显，断言失败有10处地方。
【SystemVerilog断言学习笔记3】SVA块的建立
不管学什么东西，如果掌握了技巧、规律，我们将很容易上手。
同样，如果我们掌握了建立SystemVerilog断言（简称SVA）块的步骤，在后面SVA的深入学习中将起到事半功倍的效果。
SVA块的建立步骤如下。
步骤一、建立布尔表达式
步骤二、建立序列表达式
关键词序列”sequence”可以用来表示逻辑事件，包括同一个时钟边沿被求值的布尔表达式或者经过几个时钟周期的求值事件。
序列基本语法：
sequencename_of_sequence;
;
endsequence
步骤三、建立属性
关键词属性”property”可以用来表示复杂序列的行为。
属性基本语法：
propertyname_of_property;
;or
;
endproperty
步骤四、断言属性
关键词断言”assert”可以用来检查属性。
断言基本语法：
assertion_name:
assertproperty（property_name）;
【SystemVerilog断言学习笔记4】边沿检测内嵌函数
SVA中内嵌了信号边沿检测函数，方便用户监视信号从一个时钟周期到另一个时钟周期的跳变。
其中，有三个非常有用的内嵌函数如下：
（1）$rose（booleanexpressionorsignal_name）：
当表达式/信号的最低位由0变为1时返回真；
（2）$fell（booleanexpressionorsignal_name）：
当表达式/信号的最低位由1变为0时返回真；
（3）$stable（booleanexpressionorsignal_name）：
当表达式/信号不发生变化时返回真。
针对上述的描述，可以得出两个结论：
（1）这三个内嵌函数是工作在时钟边沿上的；
（2）这三个内嵌函数只检测信号的最低位，而忽略其他位。
接下来，带着这两个结论以及运用上一篇博客对SVA块的建立步骤对三个内嵌函数进行验证。
1、$rose（）函数的验证
为了验证内嵌函数$rose（）是工作在时钟边沿上的，这里给出一个简单的反例即不受时钟控制：
/*******************************************************
作者:
CrazyBird
文件:
rose_test.sv
日期:
2015-5-6
功能:
$rose（）函数的验证
********************************************************/
`timescale1ns/1ps
modulerose_test（
outputregclk,
outputreg[1:
0]a
）;
//时钟的产生
parameterPERIOD=10;
initial
begin
clk=0;
forever#（PERIOD/2）
clk=~clk;
end
//激励的产生
initial
begin
a=0;
repeat（20）@（negedgeclk）
begin
a={$random（）}%2**2;
end
@（negedgeclk）;
$stop;
end
//断言
always_comb
begin
a_ia:
assert（$rose（a））;
end
endmodule
对该程序进行编译将出现以下错误：
从错误中可以看出，$rose（）函数是时钟敏感的。
改正后的代码如下所示：
/*******************************************************
作者:
CrazyBird
文件:
rose_test.sv
日期:
2015-5-6
功能:
$rose（）函数的验证
********************************************************/
`timescale1ns/1ps
modulerose_test（
outputregclk,
outputreg[1:
0]a
）;
//时钟的产生
parameterPERIOD=10;
initial
begin
clk=0;
forever#（PERIOD/2）
clk=~clk;
end
//激励的产生
initial
begin
a=0;
repeat（20）@（negedgeclk）
begin
a={$random（）}%2**2;
end
@（negedgeclk）;
$stop;
end
//序列的建立
sequences1;
@（posedgeclk）$rose（a）;//受时钟边沿控制，正确
//$rose（a）;//不受时钟控制，错误
endsequence
//属性的建立
propertyp1;
s1;
endproperty
//断言属性
a_cc:
assertproperty（p1）;
endmodule
对改正后的代码进行仿真，可得到如下的时序图：
其中，红色光标所在处表示断言成功，而红色下三角表示断言失败。
可以很容易分析到，断言成功的地方肯定是当前时刻信号的最低位是高电平，上一时刻信号的最低位是低电平。
断言失败的地方信号的最低位要么当前时刻是低电平，上一时刻是高电平，要么当前时刻和上一时刻的电平没有发生变化，不管其他位是如何变化的。
从而验证了内嵌函数$rose（）只检测信号的最低位，而忽略其他位。
对于内嵌函数$fell（）和$stable（）的验证与$rose（）类似，同样可以验证“内嵌函数是工作在时钟边沿上的”和“内嵌函数只检测信号的最低位，而忽略其他位”这两个结论的正确性。
下面只给出他们的仿真结果。
2、$fell（）的验证
3、$stable（）的验证
先介绍到这吧，待续~~
【SystemVerilog断言学习笔记5】“##”的解读与运用
有时候，我们需要检查几个时钟周期才能完成的事务。
在SVA中，可以用“##”表示时钟周期延迟，如“a##2b”即当a为高电平时，2个时钟周期之后b应为高电平。
下面举个简单的例子来说明：
测试代码：
/*******************************************************
作者:
CrazyBird
文件:
assert_test2.sv
日期:
2015-5-7
功能:
时钟周期延时“##”的测试
********************************************************/
`timescale1ns/1ps
moduleassert_test2（
outputregclk,
outputrega,
outputregb
）;
//产生时钟
parameterPERIOD=10;
initial
begin
clk=0;
forever#（PERIOD/2）
clk=~clk;
end
//产生激励
initial
begin
a=1;
b=1;
repeat（20）@（negedgeclk）
begin
a={$random（）}%2;
b={$random（）}%2;
end
@（negedgeclk）;
$stop;
end
//建立序列
sequences1;
a##2b;
endsequence
//建立属性
propertyp1;
@（posedgeclk）s1;
endproperty
//断言属性
a1:
assertproperty（p1）;
endmodule
按照代码的描述，其任务是检查信号a在给定的时钟上升沿是否为高电平。
若a为低电平，断言直接失败；若a为高电平，则延迟2个时钟周期后检查b是否为高电平。
若b为高电平，表示断言成功；若b为低电平，表示断言失败。
其仿真结果如下所示：
#**Error:
Assertionerror.
#Time:
15nsStarted:
15nsScope:
assert_test2.a1File:
D:
/electron/modelsim/assert_test2/assert_test2.svLine:
49
#**Error:
Assertionerror.
#Time:
45nsStarted:
25nsScope:
assert_test2.a1File:
D:
/electron/modelsim/assert_test2/assert_test2.svLine:
49
#**Error:
Assertionerror.
#Time:
65nsStarted:
65nsScope:
assert_test2.a1File:
D:
/electron/modelsim/assert_test
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