数电实验计数器电路.docx
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数电实验计数器电路
数电实验：
计数器电路
实验5计数器实验电路
1实验目的
1.1掌握计数器的工作原理及特性
1.2采用触发器及集成计数器构成任意进制计数器
2实验仪器与元器件
2.1实验仪器
数字电路实验箱、数字万用表、示波器
2.2芯片
74LS00/74ls0474LS4874LS161共阴数码管电位器电阻等其它元件若干
3预习要求
3.1预习计数器相关内容。
3.2作出预习报告。
4实验原理
计数器是用来实现计数功能的时序部件,它能够计脉冲数,还可以实现定时、分频、产生节拍脉冲和脉冲序列等。
计数器的种类很多，按时钟脉冲输入方式的不同，可以分为同步计数器和异步计数器。
按进位体制不同，可以分二进制和非二进制计数器。
按计数的增减趋势，可分加法或减法计数器等。
目前，无论
同步十进制加法计数器，其状态转换表如表7.1所示。
采用双JK触发器74LS76，通过分析状态转换表，可得到各触发器控制输入端的逻辑方程如下。
表6.1十进制加法计数器状态转换表
计数脉
冲数
二进
制数
1
0000
0001
0
2
0001
0010
1
3
0010
0011
2
4
0011
0100
3
5
0100
0101
4
6
0101
0110
5
7
0110
0111
6
8
0111
1000
7
9
1000
1001
8
1001
0000
9
（1）第一位触发器
，每来一个时钟脉冲CP，其状态翻转一次，则
。
（2）第二位触发器
，在
时，来一个时钟脉冲CP，其状态翻转一次，而在
时不翻转，故
，
。
（3）第三位触发器
，在
时钟脉冲CP其状态就翻转，故
。
（4）第四位触发器
，在
时，再来一个钟脉冲CP其状态就翻转，并在第十个CP触发后，
应由1翻转为0，故
，
。
由此画出的逻辑电路如图7.2所示。
4.3集成计数器
实际工作中,人们很少使用中、小规模触发器构成各种计数器，而是直接选用集成电路计数器产品。
集成计数器的类型很多，例如有:
LS/HC系列和CMOS序列的2×5进制异步计数器74LS90、74LS390（双2×5），2×6进制异步计数器74LS92，可预置同步4位二进制计数器74LS161/C40161，可预置双时钟同步可逆BCD计数器74LS192/C40192等。
下面介绍集成计数器74LS161。
（1）集成计数器74LS161
74LS161是4位二进制同步加计数器。
图7.3是它的引脚分布图，其中RD是异步清零端，LD是预置数控制端，A、B、C、D是预置数据输入端，EP和ET是计数使能（控制）端，RCO（
）是进位输出端，它的设置为多片集成计数器的级联提供了方便。
它的逻辑功能见表6.2
表6.274LS161的功能表
清零RD
预置LD
使能
EPET
时钟
预置数据输入
ABCD
输出
QAQBQCQD
L
×
××
×
××××
LLLL
H
L
××
ABCD
ABCD
H
H
L×
×
××××
保持
H
H
×L
×
××××
保持
H
H
HH
××××
计数
根据表7.2可知,74LS161具有下列功能.
①异步清零当RD=0时,不管其它输入端的状态如何（包括时钟信号CP）,计数器输出将被直接置零,称为异步清零。
②同步并行预置数当RD=1，LD=0、时钟脉冲CP的上升沿到达时，不管其它控制信号什么状态，A、B、C、D输入端的数据将分别被QA~QD所接收。
如果没有时钟脉冲上升沿到达，尽管LD=0也不能将预置数据置入QA~QD。
所以这个置数操作要与CP上升沿同步，且A~D的数据同时置入计数器，称为同步并行预置数。
③保持在RD=LD=1的条件下，当ET·EP=0,即两个计数使能端中有0时,不管有无CP脉冲作用,计数器都将保持原有状态不变,停止计数，需要说明的是，当EP=0，ET=1时，进位输出RCO也保持不变。
而当ET=0时，不管EP状态如何，进位输出RCO=0。
④计数当RD=LD=EP=ET=1时，随着CP脉冲，按8421码循环计数。
当计数状态达到1111时，其RCO=1产生进位输出。
4.4用集成计数器构成任意进制计数器
虽然集成计数器的种类很多，也不可能包罗任意进制的计数器，当需要用到某进制的计数器时，可以利用计数器所特定的功能外加适当的电路来构成。
下面介绍两种情况的实现方法，其一是反馈清零法，其二是反馈置数法。
4.4.1反馈清零法
反馈清零法用于有清零输入端的集成计数器。
当计数器的清零端加低电平时，不管计数器处于状态，计数器回到全零状态。
又可以重新进行计数。
如图7.4所示。
就是用反馈清零法将74LS161构成九进制加计数器。
工作原理自行分析。
图7.4用反馈清零法将74161接成九进制计数器
4.4.2反馈置数法
反馈置数法适用于具有预置数功能的集成计数器。
对于具有同步预置数功能的计数器来说，在计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置数控制信号反馈到预置数控制端，当下一个CP脉冲作用后，计数器就会把预置数输入信号状态置入输出端，预置信号消失后，计数器就从被置入的状态开始重新计数。
如图7.5所示，采用反馈置数法，，工作原理自行分析。
5实验内容
5.1测试中规模集成计数器74LS161的逻辑功能
自拟实验步骤以及测试中规模集成计数器74LS161的逻辑功能用的表格。
5.2用74LS161构成10进制的加法计数器，并进行数码显示。
（1）画出逻辑电路图
（2）自拟实验步骤以及测试10进制加法计数器功能用的表格。
5.3时钟脉冲由多谐振荡器产生，并且能够在一定范围调节振荡器的频率。
6实验报告及思考题
6.1整理实验数据，记录实验结果。
6.2写出用74LS161构成10进制的加法计数器的分析过程以及多谐振荡器的工作过程。
6.3在实验中出现的问题进行分析。
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