文本输入法设计门电路.docx

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文本输入法设计门电路

文本输入法设计门电路

1、实验称名

用文本输入法设计门电路

2、实验目的

（1）进一步熟悉MAX+plusⅡ软件，学习用文本输入法设计电路。

（2）进一步熟悉CPLD数字电路设计流程

（3）学习初步的VJDL程序设计方法

三、实验器材

PC,MAX+plusⅡ软件

4、实验原理及步骤

在MAX+plusⅡ软件中新建工程项目及文本文件，输入VHDL程序并进行编译仿真。

注意事项：

（1）为新建的工程单独建立一个文件夹，所有与该工程相关的文件都保存在这个文件下，路径上不能有汉字。

源代码文件主文件名必须保持一致，且文件后缀是“.vhd”。

（2）编译时要注意将准备编译的文件设为当前工程。

5、实验类容

（1）在MAX+plusⅡ环境下，用VHDL语言按照输入→编译→仿真的步骤实现一下基本门电路。

1）与门逻辑表达式

2）或门逻辑表达式

3）与非门逻辑表达式

4）或非门逻辑表达式

5）同或门逻辑表达式

=a⊙b

5）异或门逻辑表达式

（2）在MAX+plusⅡ环境下，用VHDL语言描述下列逻辑电路，并编译、仿真。

六、实验结果

（1）与门逻辑表达式

VHDL语言描述如下：

仿真图形如下

的真值表

a

b

F

0

0

0

0

1

0

1

0

0

1

1

1

真值表与仿真结果一致。

（2）或门逻辑表达式

VHDL语言描述如下：

仿真图形如下：

真值表

a

b

F

0

0

0

0

1

1

1

0

1

1

1

1

真值表与仿真一致。

（3）与非门逻辑表达式

VHDL语言描述

仿真图形如下：

真值表

a

b

F

0

0

1

0

1

1

1

0

1

1

1

0

真值表和仿真结果一致。

（4）或非门逻辑表达式

VHDL语言描述

仿真图形如下：

真值表

a

b

F

0

0

1

0

1

0

1

0

0

1

1

0

真值表和仿真结果一致。

（5）同或门逻辑表达式

=a⊙b

VHDL语言描述

仿真图形如下：

=a⊙b真值表

a

b

F

0

0

1

0

1

0

1

0

0

1

1

1

真值表和仿真结果一致。

（6）异或门逻辑表达式

VHDL语言描述

仿真图形如下：

真值表

a

b

F

0

0

0

0

1

1

1

0

1

1

1

0

真值表与仿真结果一致。

（7）

VHDL语言描述如下：

仿真图形如下：

真值表如下

a

b

c

d

F

0

0

0

0

0

1

1

0

0

0

1

0

0

0

0

0

1

0

0

1

1

0

0

1

1

0

0

0

0

1

0

0

0

1

1

0

1

0

1

0

0

0

0

1

1

0

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1

0

1

1

1

1

0

1

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0

0

0

0

1

1

1

0

0

1

0

0

0

1

0

1

0

0

1

1

1

0

1

1

0

0

0

1

1

0

0

0

1

1

1

1

0

1

0

0

0

1

1

1

0

0

1

1

1

1

1

1

0

0

0

结论:

真值表与仿真结果一致

（8）

VHDL语言描述如下：

仿真结果如下：

真值表如下:

a

b

c

d

F

0

0

0

0

0

0

1

1

0

0

0

1

0

0

1

1

0

0

1

0

0

1

0

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0

0

1

1

0

0

1

1

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1

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0

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1

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1

1

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1

1

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1

1

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0

1

1

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1

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1

1

1

1

0

0

1

0

1

1

1

1

1

0

0

1

1

结论：

仿真结果与真值表一致。