微电子一些面试问题.docx

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微电子一些面试问题

亚稳态

Setup/holdtime是测试芯片对输入信号和时钟信号之间时间规定。

建立时间是指触发器时钟信号上升沿到来此前，数据稳定不变时间。

输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一种时钟上升沿，数据才干被打入触发器。

保持时间是指触发器时钟信号上升沿到来后来，数据稳定不变时间。

如果holdtime不够，数据同样不能被打入触发器。

建立时间（SetupTime）和保持时间（Holdtime）。

建立时间是指在时钟边沿前，数据信号需要保持不变时间。

保持时间是指时钟跳变边沿后数据信号需要保持不变时间。

如果不满足建立和保持时间话，那么DFF将不能对的地采样到数据，将会浮现亚稳态（metastability）状况。

如果数据信号在时钟沿触发先后持续时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

　在数字集成电路中，触发器要满足setup/hold时间规定。

当一种信号被寄存器锁存时，如果信号和时钟之间不满足这个规定，Q端值是不拟定，并且在未知时刻会固定到高电平或低电平。

这个过程称为亚稳态（Metastability）。

某些关于微电子方面笔试题（zz）

1.FPGA和ASIC概念，她们区别。

（未知）

答案：

FPGA是可编程ASIC。

ASIC:

专用集成电路，它是面向专门用途电路，专门为一种顾客设计和制造。

依照一种顾客特定规定，能以低研制成本，短、交货周期供货全定制，半定制集成电路。

与门阵列等其他ASIC（ApplicationSpecificIC）相比，它们又具备设计开发周期短、设计制导致本低、开发工具先进、原则产品无需测试、质量稳定以及可实时在线检查等长处.

2.建立时间是指触发器时钟信号上升沿到来此前，数据稳定不变时间。

保持时间是指触发器时钟信号上升沿到来后来，数据稳定不变时间。

如果holdtime不够，数据同样不能被打入触发器。

建立时间是指在时钟边沿前，数据信号需要保持不变时间。

保持时间是指时钟跳变边沿后数据信号需要保持不变时间。

如果不满足建立和保持时间话，那么DFF将不能对的地采样到数据，将会浮现metastability（亚稳态）状况。

如果数据信号在时钟沿触发先后持续时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

3.什么是竞争与冒险现象？

如何判断？

如何消除？

（汉王笔试）

在组合逻辑中，由于门输入信号通路中通过了不同延时，导致到达该门时间不一致叫竞争。

产生毛刺叫冒险。

如果布尔式中有相反信号则也许产生竞争和冒险现象。

解决办法：

一是添加布尔式消去项，二是在芯片外部加电容。

4.列举几种集成电路典型工艺。

工艺上常提到0.25,0.18指是什么？

（仕兰微面试题目）制造工艺：

咱们经常说0.18微米、0.13微米制程，就是指制造工艺了。

制造工艺直接关系到cpu电气性能。

而0.18微米、0.13微米这个尺度就是指是cpu核心中线路宽度。

线宽越小，cpu功耗和发热量就越低，并可以工作在更高频率上了。

因此此前0.18微米cpu最高频率比较低，用0.13微米制造工艺cpu会比0.18微米制造工艺发热量低都是这个道理了。

5.集成电路前段设计流程，写出有关工具。

（扬智电子笔试）

先简介下IC开发流程：

1.）代码输入（designinput）

用vhdl或者是verilog语言来完毕器件功能描述，生成hdl代码

语言输入工具：

SUMMITVISUALHDL

MENTORRENIOR

图形输入：

composer（cadence）;

viewlogic（viewdraw）

2.）电路仿真（circuitsimulation）

将vhd代码进行先前逻辑仿真，验证功能描述与否对的

数字电路仿真工具：

Verolog：

CADENCEVerolig-XL

SYNOPSYSVCS

MENTORModle-sim

VHDL：

CADENCENC-vhdl

SYNOPSYSVSS

MENTORModle-sim

模仿电路仿真工具：

***ANTIHSpicepspice，spectremicromicrowave：

eesoft：

3.）逻辑综合（synthesistools）

逻辑综合工具可以将设计思想vhd代码转化成相应一定工艺手段门级电路；将初级仿真中所没有考虑门沿（gatesdelay）反标到生成门级网表中,返回电路仿真阶段进行再仿真。

最后仿真成果生成网表称为物理网表。

7.解释setup和holdtimeviolation，画图阐明，并阐明解决办法。

（威盛VIA.11.06上海笔试试题）

Setup/holdtime是测试芯片对输入信号和时钟信号之间时间规定。

建立时间是指触发器时钟信号上升沿到来此前，数据稳定不变时间。

保持时间是指触发器时钟信号上升沿到来后来，数据稳定不变时间。

如果holdtime不够，数据同样不能被打入触发器。

建立时间（SetupTime）和保持时间（Holdtime）。

建立时间是指在时钟边沿前，数据信号需要保持不变时间。

保持时间是指时钟跳变边沿后数据信号需要保持不变时间。

如果不满足建立和保持时间话，那么DFF将不能对的地采样到数据，将会浮现metastability状况。

如果数据信号在时钟沿触发先后持续时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

6、什么是竞争与冒险现象？

如何判断？

如何消除？

（汉王笔试）

在组合逻辑中，由于门输入信号通路中通过了不同延时，导致到达该门时间不一致叫竞争。

产生毛刺叫冒险。

如果布尔式中有相反信号则也许产生竞争和冒险现象。

解决办法：

一是添加布尔式消去项，二是在芯片外部加电容。

7、如何解决亚稳态。

（飞利浦－大唐笔试）

亚稳态是指触发器无法在某个规定期间段内达到一种可确认状态。

当一种触发器进入亚稳态时，既无法预测该单元输出电平，也无法预测何时输出才干稳定在某个对的电平上。

在这个稳定期间，触发器输出某些中间级电平，或者也许处在振荡状态，并且这种无用输出电平可以沿信号通道上各个触发器级联式传播下去。

解决办法：

1减少系统时钟频率

2用反映更快FF

3引入同步机制，防止亚稳态传播

4改进时钟质量，用边沿变化迅速时钟信号

核心是器件使用比较好工艺和时钟周期裕量要大。

8、IC设计中同步复位与异步复位区别。

（南山之桥）

同步复位在时钟沿采复位信号，完毕复位动作。

异步复位不论时钟，只要复位信号满足条件，就完毕复位动作。

异步复位对复位信号规定比较高，不能有毛刺，如果其与时钟关系不拟定，也也许浮现亚稳态。

9、多时域设计中,如何解决信号跨时域。

（南山之桥）

不同步钟域之间信号通信时需要进行同步解决，这样可以防止新时钟域中第一级触发器亚稳态信号对下级逻辑导致影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。

跨时域信号要通过同步器同步，防止亚稳态传播。

例如：

时钟域1中一种信号，要送届时钟域2，那么在这个信号送届时钟域2之前，要先通过时钟域2同步器同步后，才干进入时钟域2。

这个同步器就是两级d触发器，其时钟为时钟域2时钟。

这样做是怕时钟域1中这个信号，也许不满足时钟域2中触发器建立保持时间，而产生亚稳态，由于它们之间没有必然关系，是异步。

这样做只能防止亚稳态传播，但不能保证采进来数据对的性。

因此普通只同步很少位数信号。

例如控制信号，或地址。

当同步是地址时，普通该地址应采用格雷码，由于格雷码每次只变一位，相称于每次只有一种同步器在起作用，这样可以减少出错概率，象异步FIFO设计中，比较读写地址大小时，就是用这种办法。

如果两个时钟域之间传送大量数据，可以用异步FIFO来解决问题。

10、给了regsetup,hold时间，求中间组合逻辑delay范畴。

（飞利浦－大唐笔试）

Delay

11、时钟周期为T,触发器D1寄存器到输出时间最大为T1max，最小为T1min。

组合逻辑电路最大延迟为T2max,最小为T2min。

问，触发器D2建立时间T3和保持时间应满足什么条件。

（华为）

T3setup>T+T2max,T3hold>T1min+T2min

12、说说静态、动态时序模仿优缺陷。

（威盛VIA.11.06上海笔试试题）

静态时序分析是采用穷尽分析办法来提取出整个电路存在所有时序途径，计算信号在这些途径上传播延时，检查信号建立和保持时间与否满足时序规定，通过对最大途径延时和最小途径延时分析，找出违背时序约束错误。

它不需要输入向量就能穷尽所有途径，且运营速度不久、占用内存较少，不但可以对芯片设计进行全面时序功能检查，并且还可运用时序分析成果来优化设计，因而静态时序分析已经越来越多地被用到数字集成电路设计验证中。

动态时序模仿就是普通仿真，由于不也许产生完备测试向量，覆盖门级网表中每一条途径。

因而在动态时序分析中，无法暴露某些途径上也许存在时序问题；

13、同步电路和异步电路区别是什么？

同步电路：

存储电路中所有触发器时钟输入端都接同一种时钟脉冲源，因而所有触发器状态变化都与所加时钟脉冲信号同步。

异步电路：

电路没有统一时钟，有些触发器时钟输入端与时钟脉冲源相连，这有这些触发器状态变化与时钟脉冲同步，而其她触发器状态变化不与时钟脉冲同步。

14、什么是NMOS、PMOS、CMOS？

什么是增强型、耗尽型？

什么是PNP、NPN？

她们有什么差

别？

MOS场效应管即金属-氧化物-半导体型场效应管，英文缩写为MOSFET（Metal-Oxide-SemiconductorField-Effect-Transistor），属于绝缘栅型。

其重要特点是在金属栅极与沟道之间有一层二氧化硅绝缘层，因而具备很高输入电阻（最高可达1015Ω）。

它也分N沟道管和P沟道管，符号如图1所示。

普通是将衬底（基板）与源极S接在一起。

依照导电方式不同，MOSFET又分增强型、耗尽型。

所谓增强型是指：

当VGS=0时管子是呈截止状态，加上对的VGS后，多数载流子被吸引到栅极，从而“增强”了该区域载流子，形成导电沟道。

耗尽型则是指，当VGS=0时即形成沟道，加上对的VGS时，能使多数载流子流出沟道，因而“耗尽”了载流子，使管子转向截止。

PNP与NPN区别在表面上是以PN结方向来定义，事实上是以三极管构造材料来区别。

PNP是两边棒料是镓，中间是硅。

镓是第三主族元素，其核外为三个电子，硅是第四主族元素，其核外有四个电子，这样在两个PN方向上顺序是P－N－N关系；相反NPN是两边材料是硅，中间是镓，形成PN结顺序为N－P－N关系。

顺便阐明：

P意思是在PN结上缺少电子，以空穴为主导电材料，也叫P型材料；N意思是在PN结上有多余电子，以电子为主导电材料，也叫N型材料。

1设计原理