基于某verilog的数字秒表的设计实现.docx
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基于某verilog的数字秒表的设计实现
数字秒表的设计实现
团队成员:
董婷詹磊鹏
一、测试要求
1.有源晶振频率:
24MHZ
2.测试计时围:
00’00”00~59’59”99,显示的最长时间为59分59秒
3.数字秒表的计时精度是10ms
4.显示工作方式:
a、用八位数码管显示读数
b、用两个按钮开关(一个按钮使秒表复位,另一个按钮控制秒表的启动/暂停)
二、设计要求
1.设计出符合设计要求的解决方案
2.利用软件对各单元电路及整体电路进行仿真
3.在开发板上实现设计
5.撰写设计报告
三、秒表功能键
1、power:
秒表电源键
2、Reset:
秒表复位清零键
3、run/stop:
秒表启动/停止键
四、实验原理
1.实验设计原理
(1)秒表的逻辑结构较简单,它主要由十进制计数器、六进制计数器、分频器、数据选择器、和显示译码器等组成。
在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲,除此之外,整个秒表还需有一个启动信号和一个清零信号,以便秒表能随意停止、启动以及清零复位。
(2)秒表有共有8个输出显示,其中6个显示输出数据,分别为百分之一秒、十分之一秒、秒、十秒、分、十分,所以共有6个计数器与之相对应;另外两个为间隔符,显示‘-’。
8个计数器的输出全都为BCD码输出,这样便与同显示译码器连接。
(3)可定义一个24位二进制的寄存器hour用于存放8个计数器的输出,寄存器从高位到低位每连续4位为一组,分别存放百分之一秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。
由频率信号输出端输出频率为100HZ的时钟信号,输入到百分之一秒模块的时钟端clk,百分之一秒模块为100进制的计数器,当计数到“1001”时,百分之一秒模块清零,同时十分之一秒模块加1;十分之一秒模块也为100进制的计数器,当计数到“1001”时,十分之一秒模块清零,同时秒模块加1;以此类推。
直到分模块计数到59进59。
(4)为了消除按键消抖问题,定义寄存器key-inner来存储按键key的输入信号,key-flag作为启动/暂停的转换标志,key-inner[0]出现一个下降沿时,key-flag取反一次,当key-flag为0时计数器启动,1时计数器暂停,当key-flag为1同时key-inner[1]为9时,计数器清零。
(5)定义18位寄存器count用于存放分频和扫描用的计数值。
24MHZ的时钟信号240000分频,得到100HZ的时钟信号,而计数器已24MHZ的时钟信号218分频扫描8个七段译码器。
2.实验设计方案
利用一块芯片完成除时钟源,按键和显示器之外的所有数字电路功能。
所有数字逻辑功能都在CPLD器件上用Verilog语言实现。
这样设计具有体积小,设计周期短,调试方便,故障率地和修改升级容易等特点,本设计采用依次进行消抖、分频、数码管动态扫描、显示(译码)和计数流水线的设计方法。
3.实验原理框图
秒表原理框图
扫描
显示
分频
24Mhz
Reg[1:
0]]
计数
100hz
五、软件设计与仿真
1、秒表计数单位与对应输出信号
hour[3:
0]
百分之一秒
hour[7:
4]
十分之一秒
hour[11:
8]
秒
Hour[15:
12]
十秒
Hour[19:
16]
分
hour[23:
20]
十分
2、秒表总程序:
moduledapeng(clk_24M,dig,seg,ena,key);
input[1:
0]key;
inputclk_24M;//输入频率为24MHZ的时钟
output[2:
0]dig;//数码管位选
output[7:
0]seg;//数码管段选
outputena;//3-8译码器使能
reg[2:
0]dig,count3b;
reg[7:
0]seg;
reg[3:
0]disp_dat;//定义显示数据寄存器
reg[18:
0]count;//定义计数寄存器
reg[23:
0]hour;//定义现在时刻寄存器
regclk100;//24MHZ的时钟信号240000分频,得到100HZ的时钟信号
regkey_flag;//启动/暂停的切换标志
reg[1:
0]key_inner;
assignena=0;
//按键输入缓存
always(posedgecount[16])
begin
key_inner<=key;
end
always(negedgekey_inner[0])
begin
key_flag=~key_flag;
end
//0.01秒信号产生部分,产生100HZ的时钟信号
always(posedgeclk_24M)
begin
if(count==119999)
begin
clk100<=~clk100;
count<=0;
end
else
count<=count+1'b1;
end
//数码管动态扫描显示部分
always(posedgecount[10])
begin
count3b=count3b+1;
case(count3b)
3'd7:
disp_dat=hour[3:
0];
3'd6:
disp_dat=hour[7:
4];
3'd5:
disp_dat=4'ha;
3'd4:
disp_dat=hour[11:
8];
3'd3:
disp_dat=hour[15:
12];
3'd2:
disp_dat=4'ha;
3'd1:
disp_dat=hour[19:
16];
3'd0:
disp_dat=hour[23:
20];
default:
disp_dat=4'bxxxx;
endcase
dig=count3b;
end
always(disp_dat)
begin
case(disp_dat)
4'h0:
seg=8'hc0;
4'h1:
seg=8'hf9;
4'h2:
seg=8'ha4;
4'h3:
seg=8'hb0;
4'h4:
seg=8'h99;
4'h5:
seg=8'h92;
4'h6:
seg=8'h82;
4'h7:
seg=8'hf8;
4'h8:
seg=8'h80;
4'h9:
seg=8'h90;
4'ha:
seg=8'hbf;
default:
seg=8'bxxxxxxxx;
endcase
end
//计时处理部分
always(posedgeclk100)//计时处理
begin
if(!
key_inner[1]&&key_flag==1)//判断是否复位键
begin
hour=24'h0;
end
elseif(!
key_flag)
begin
hour[3:
0]=hour[3:
0]+1;
if(hour[3:
0]==4'ha)
begin
hour[3:
0]=4'h0;
hour[7:
4]=hour[7:
4]+1;
if(hour[7:
4]==4'ha)
begin
hour[7:
4]=4'h0;
hour[11:
8]=hour[11:
8]+1;
if(hour[11:
8]==4'ha)
begin
hour[11:
8]=4'h0;
hour[15:
12]=hour[15:
12]+1;
if(hour[15:
12]==4'h6)
begin
hour[15:
12]=4'h0;
hour[19:
16]=hour[19:
16]+1;
if(hour[19:
16]==4'ha)
begin
hour[19:
16]=4'h0;
hour[23:
20]=hour[23:
20]+1;
end
if(hour[23:
20]==4'h6)
hour[23:
20]=4'h0;
end
end
end
end
end
end
endmodule
2.1计数时的仿真波形
2.2清零时的仿真波形
2.3暂停时的仿真波形
3.电路原理图的生成
4.电路图的生成
六.硬件实现
1.用QUARTUSII软件对程序进行编译,并下载到硬件FPGA板子上进行硬件实现。
板子上6个计数器与百分之一秒、十分之一秒、秒、十秒、分、十分相对应,并且开始00’00”00~59’59”99的计数,用两个数码管显示”-”,用于分与十秒的间隔,十分之一秒与秒的间隔。
2.Run/stop和Reset功能键由FPGA板子上的开关栏的key[0]和key[1]代替。
按一下key[0]键,数码管上的时间停止计时,然后按下key[1]键,数码管上时间清零复位为00’00”00;接着再按一下key[0]键,数码管重新开始计时。
七.关于老师提问
1.定义18位寄存器reg[18:
0]count;用于存放分频和扫描用的计数值。
原因是24MHZ的时钟信号240000分频,得到100HZ的时钟信号,我们程序采用计数满后取反的原理,所以计数器最多需计数240000,
=262144,故而定义count为reg[18:
0]。
2.按键消抖动部分always(posedgecount[16]),所给时钟上升沿有效,每次上升沿读取按键值赋给寄存器key-inner来存储按键key的输入信号,key-flag作为启动/暂停的转换标志,key-inner[0]出现一个下降沿时,key-flag取反一次,当key-flag为0时计数器启动,1时计数器暂停。
=0.00273s=30ms,所以在计时精度为0.01s,连续检测4次就是在0ms,30ms,60ms,90ms处都检测到0,才算是有按键输入。
其他情况均为抖动。
八.心得体会
经过这次的实验,让我们对VerilogHDL语言掌握程度加深了,对QuartusII这个软件的使用也相对开始来说更加熟悉,经过实验,对课上的知识有了进一步的熟悉。
当然,试验期间也存在许多问题,刚开始写程序时常因VerilogHDL语言的不熟悉,常出现综合错误的问题,有时程序虽然编译没有错误,但下到板子上时,却显示有误,还需要经过多次的调试。
总的来说,只要仔细检查、并经常使用该语言后,就会在很大程度上避免诸如语法错误等非逻辑问题。
在定义寄存器用于计数功能时,最好先赋初值。
对于复杂的逻辑功能的电路实现,可以采用分模块的方法,以便检查程序的正误,而对于功能较简单的电路设计,只需要一个模块,从而避免在模块间连接时出现错误。
对于需要存放的比较大数据,最好直接采用整型,而不用定义寄存器,从而避免数据溢出。
通过此次的实验,我们还认识到:
写程序时应该养成良好的书写习惯,如在关键处加备注;定义变量、工程名、文件名时应用能“望词生义”的效果;嵌套程序应对齐书写等。
在小组成员的共同努力下我们完成了实验的要求,对于我们来说,此次实验的收获比在课上学到的知识更加深刻有意义,同时,非常感谢越老师在实验课上对我们提出问题的耐心指导与解答!