基于CPLD的数字电子技术实验报告.docx
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基于CPLD的数字电子技术实验报告
数字电子技术基础
实
验
报
告
姓名：
余越崎
学号11211171
班级：
通信1107班
目录
一．实验目的2
二．技术指标及设计要求2
三．设计方案及论证2
四．制作与调试过程5
五．系统使用说明11
六．系统测试12
七．个人感想14
一．实验目的
自动增益数字控制电路是一种在输入信号变化很大的情况下，输出信号保持恒定或在较小的范围内波动的电路。
在通信设备中，特别是在通信接收设备中起着重要的作用。
它能够保证接收机在接收弱信号时增益高，在接收强信号时增益低，使输出保持适当的电平，不至于因为输入信号太小而无法正常工作，也不至于因为输入信号过大而使接收机发生堵塞或饱和。
掌握中频自动增益数字电路设计可以提高学生系统地构思问题和解决问题的能力。
通过自动增益数字电路实验可以系统地归纳用加法器、A/D和D/A转换电路设计加法、减法、乘法、除法和数字控制模块电路技术，培养学生通过现象分析电路结构特点，进而改善电路的能力。
二．技术指标及设计要求
2.1基本要求
（1）用加法器实现2位乘法电路。
（2）用4位加法器实现可控累加（加/减，-9到9，加数步长为3）电路。
（3）用4位移位寄存器实现可控乘/除法（2到8，乘数步长为2n）电路。
2.2发挥部分
（1）用A/DC0809和D/AC0832实现8k～10k模拟信号和8位数字信号输入，模拟信号输出的可控乘/除法电路。
（2）设计一个电路，输入信号50mV到5V峰峰值，1KHZ～10KHZ的正弦波信号，输出信号为3到4V的同频率，不失真的正弦波信号。
精度为8位，负载500Ω。
（3）发挥部分
（2）中，若输出成为直流，电路如何更改。
三．设计方案及论证
3.1基础部分
方案一
（1）用加法器实现2位乘法电路。
●设两位二进制分别为A1A0和B1B0，输出为S3S2S1S0。
计算过程如图2-1。
图2-1两位二进制乘法
●相乘可以用与门（74LS08）或译码器（74LS138）实现。
相加可以用快速进位集成4位加法器（74283）实现。
引脚图如图2-2。
图2-274LS283引脚图
（2）用4位加法器实现可控累加（加/减，-9到9，加数步长为3）电路。
需要可控加法与减法，可控步长3、6、9，计数范围-9到9。
减法可以转换为减法来实现：
A-B=A+（-B）=（A+（-B））补=A补+（-B）反+1。
需要用到加法器74283、异或门74LS86、与门74LS08、锁存器74LS175及译码电路。
（3）用4位移位寄存器实现可控乘/除法（2到8，乘数步长为2n）电路。
需要可控乘法与除法，可控步长2、4、8，计数范围2到8。
利用双向移位寄存器（74LS194），左移为乘、右移为除。
还需要用到加法器74283、或门74LS32、与门74LS08、锁存器74LS175及译码电路。
图2-3为74LS194。
图2-374LS194引脚图
方案二
使用CPLD可编程逻辑器件实现电路。
在实际的设计与制作过程中，我们发现如果采用上述方案选用的芯片直接在实验板上进行焊接操作，不仅工作繁琐，且由于需要手工焊接的焊点数量大，走线复杂，难免会有一些虚焊，脱焊现象，导致出错率高，且不易检查和修正。
对于以上问题，我们通过查找资料，自学了CPLD的使用，本次实验我们采用的是MAX7000S系列的EPM7128SLC84-15N，该芯片有84个引脚（如图4-3所示），其中5根用于ISP（InSystemProgrammable）下载，可方便地对其进行系统编程。
此器件内集成了6000个门，其中典型可用门为2500个；有8个逻辑阵列块，有128个宏单元，每个宏单元都有独立的可编程电源控制，最多可以节省50%的功耗，宏单元内的寄存器具有单独的时钟和复位等信号；有60个可用I/O口，可单独配置为输入、输出及双向工作方式；有2个全局时钟及一个全局使能端和一个全局清除端。
EPM7128SLC84-15支持多种电压口，具有最小5ns的引脚到引脚的逻辑时延，最高可测175.4MHz的计数频率，并支持多种编程方式，同时可利用Altera公司的开发软件QuartusⅡ方便地进行仿真、综合和下载。
3.2发挥部分
要实现数字自动增益，需要使用到A/D，D/A以及相应的数字器件。
A/D将模拟信号转换成数字信号，数字信号经过处理，传递到D/A,转换成模拟信号。
系统结构设计
整个系统如图所示，一共分成三个部分。
第一部分A/D模数转换，将模拟信号转换成数字信号。
如图所示8位ADC0809连接电路，输出的8位数字量和输入模拟信号ui成正比。
输入模拟信号越大，输出数字量越大。
第二部分锁存器，将A/D转换的数字信号锁存住。
第三部分，将数字信号通过D/A转换出来，其本质是拓展一的除法电路。
集成DAC0832与运算放大器接成反相比例放大器。
输入电压信号ui接至RFB，内部的反馈电阻R成为放大器的输入电阻。
输出电压信号uO接至UREF，数字量控制的倒T电阻网络为反相比例放大器的反馈电阻。
倒T电阻网络的等效电阻值受输入数字量的控制。
即输入电阻不变，电阻网路的等效电阻变化，其反相比例放大器的增益也随之变化。
3.根据运算放大器工作在负反馈的线性工作状态，可以求出
其增益为：
从上式可以看出，输入倒T网络的数字量越大，增益越小。
综合两部分电路，可知输入模拟电压越大，输出数字量越大，增益越小。
反之，输入模拟电压越小，输出数字量越小，增益越大。
以保证输出电压在一定的范围内，达到增益可调的设计指标。
四．制作与调试过程
4.1基本部分
4.1.1实验方案：
最终，我们决定使用CPLD作为实现方案
在自学CPLD的过程中，我们知道了电路原理图可以直接通过下载器输入CPLD芯片，自定义输入和输出管脚即可，又因为该芯片有84个管脚，且内涵2500个典型可用门，完全可以把前三个实验集成到该芯片上，如此一来，我们要做的就是焊接数码管显示电路和输入按键电路，以及CPLD芯片的系统电路，大大提高了效率和错误修正的速度，遂决定采用这个三项集成的CPLD方案。
在制作的过程中，我们同样遇到了输入信号抖动的问题
4.1.2制作与调试流程
本次实验我们小组采用的是逐一进行、边制作边调试的方式。
每个实验均按以下步骤进行：
●研究题目，结合所学并搜集资料，初步设计电路。
●Mltisim软件仿真，根据仿真结果调整电路。
●根据电路图，认真焊接电路，边焊接边用万用表检测。
●焊接完每一模块，到实验室进行调试，并改正完善功能。
●完成整个电路的焊接和调试。
4.1.3遇到的问题与解决方法
在焊接过程中，遇到的问题主要有：
管脚间的短路、导线容易折断等细节问题。
在调试过过程中，遇到的问题比较多，主要有：
●数码管乱跳：
产生该现象主要是后2,3两个实验，这两个实验都是以脉冲为控制信号，产生脉冲上升或下降沿使结果或步长产生跳变，但是由于在实际电路中，机械按键的按下都会产生一些抖动，在单片机，ARM等芯片中，这种抖动通常都是通过软件延时消抖，而本次采用的CPLD芯片，我们并未给其提供晶振电路，也就无法进行软件延时消抖，于是经过查资料，我们采用了硬件消抖电路，取得较好的效果，在实际应用中，采用信号发生器产生1Hz的方波，也是一个防抖动的好方法。
●
●实验箱报警。
该现象的很大一部分原因是，电路出现了短路。
经过仔细检查，确保无短路发生后，实验箱仍过一段时间就报警。
通过咨询其他同学，发现显示模块中数码管要焊接电阻，以防电路过大。
改正过后，该现象消失。
4.2发挥部分
针对题目要求，我们在测试的过程中一共准备了四套方案，下面我们就四套方案分别提出了自己的看法。
方案一及分析
设计方案及论证中提到的方案是我们提出的第一个方案，针对方案，我们设计了如下电路图
经过仿真，发现存在了一下几个问题
1.要求的输入频率太高，A/D无法转换
我们使用的A/D的时钟为640kHz，一次采样需要大于100个时钟周期，相对应的采样频率小于10kHz。
这意味着一个信号周期的只能采样一个点，肯定有很大的失真。
2.增益发生变化
如果输入的是正弦信号，经过A/D译码的得到的数字信号是大范围变化的，根据计算的自动增益公式，信号增益与译码得到的数字量有关，数字量变，增益变，无法实现自动增益
方案二
针对第一个电路图存在的问题，我们做了如下的改进
1.增加检波电路
在输入正弦信号之前，先通过一个检波电路，获得信号的峰值。
这里采用的是RC检波电路，R=10kΩ，C=220uF，电容充放电的频率远远小于信号频率，因此可以得到稳定的直流电。
2.增加D/A控制
将A/D的START/EOC/ALE管脚以及D/A的WR2管脚短接。
这样只有当信号到来的时候D/A译码，防止出现错误的译码。
仿真结果：
结果如图所示，效果非常好。
信号实现了自动增益的功能。
唯一的不足是，信号需要提高0.7V的电平，以抵消二极管的压降。
实验结果：
通过实际焊接，效果非常不好，信号的幅度并没有发生变化，输入多大，输出多大。
通过一点点仔细检查发现，结果错误的原因在于A/D并没有正确的译码。
方案三
看到了仿真和实际的巨大差别，这次我们放弃了仿真，直接连接电路图。
首先我们需要分析之前电路不工作的原因，通过查阅芯片手册可知，A/D的工作需要严格的时序控制。
1.给START管脚一个上升沿，芯片启动，高电平持续至少100ns。
2.给START管脚一个下降沿，同时ALE给高电平，芯片进行地址译码。
3.芯片译码的过程中必须保证START为低电平。
4.译码结束后，芯片给EOC一个高电平，表示译码结束。
以上至是一个工作周期的要求，如果连续工作，信号的频率要根据时钟信号做改变。
同时START，ALE给出的脉冲信号也要有严格的相位
A/D对时序有严格的要求，我们没有想出使用一般电路的解决方案，只有通过可编程器件对A/D控制。
实验结果：
未能出现我们所需要的结果。
分析原因，A/D译码得到的高电平只是一个瞬间的高电平，通过查阅74ls373的芯片手册可以知道，那个瞬间的高电平是无法被锁存器锁存住，因此转换的结果是不对的
方案四
鉴于74LS373无法锁存住数字信号，我们决定用单片机对信号进行锁存，虽然有悖于实验的初衷，但是为了解决问题，只能这样。
实验结果：
达到了预期的自动增益的功能。
方案改进
如果不用锁存器锁存，或许仍然可以用检波电路的方案进行锁存，因为A/D只是翻译的峰值，是一个相对不变的量，如果时间足够长，使用RC电路就可以实现锁存高电平的方案。
关于带8Ω负载的问题，由于时间原因，没有办法制作事物，但是这里可以很简单的在最后一级加挂射极跟随器，通过射极跟随器，提高带负载能力。
关于直流的自动增益，可以通过开关控制，将直流信号跳过检波电路直接输入到A/D实现自动增益。
五．系统使用说明
测试方法（含接线图）
本三合一系统板，测试方法如下：
（1）系统板左下角四个按键提供高低电平的2进制编码输入，左起分别为A1，A0，B1，B0，通过四个键不同的键位，在左侧数码管输出A*B的十进制结果。
（2）系统板中间按键为加减控制位，其高电平为加，低电平为减，左起第三个数码管译码器下端为步长选择输入端，以脉冲信号为控制信号，一个脉冲一次跳变。
右侧排针为结果跳变控制端，一个脉冲跳变一次。
（3）系统板的EPM7128芯片座右下方为三个排针，自左向右为乘除控制端（高电平为乘，低电平为除），剩余两个管脚为步长控制端，右侧排针最上方的针脚控制结果跳变。
根据之前标注、按照电路图进行连接测试。
边测试边调试，完善电路。
六．系统测试
测试数据（表格）
（1）两位二进制乘法
乘数
被乘数
结果
1
1
1
1
2
2
1
3
3
2
2
4
2
3
6
3
3
9
（2）可控加减
步长
结果变化
3
-9-6-30369
6
-9-339
9
-909
（3）可控乘除
步长
结果变化
2
12480
4
140
8
180
（1）A/D和D/A
输入信号频率（Hz）
模拟信号幅度（Vpp）
乘数
输出信号幅度（Vpp）
除数
输出信号幅度（Vpp）
8k
1V
256
1V
8k
1V
256
0.89V
8k
1V
128
0.37V
8k
1V
128
1.26V
3数据分析和结论
（1）结果正确，满足两位二进制乘法。
（2）实现了可控累加（加/减，-9到9，加数步长为3）。
（3）实现了可控乘/除法（2到8，乘数步长为2n）。
（4）乘法运算时，输出最大为输入信号幅度；除法运算时，被除数越大，商越小，最小为输入信号幅度。
（5）实验结果最终靠单片机实现，时间仓促，有一点失真。
七．个人感想
这次实验题目难度完全不同于以往，虽然难，但没有了各类前人经验的束缚，我们得以发挥自己擅长之处，尽情的发挥，常常为了实现一个功能，在实验室里彻夜进行查阅资料，调试电路。
本次试验，收获颇多，主要是以下几点
1.充分认识到自主创新的重要性：
本次实验中，由于从未接触过这样大量的电路自主设计任务，刚开始的时候，习惯性的求助于往届的学长学姐们，和身边的学霸们，结果不甚理想，后来和同学的讨论，以及老师上课提到的内容中，发现采用CPLD芯片是个很好的主意，由于在手工焊接的电路中，存在各种诸如焊错线，虚焊，脱焊等问题，排查起来难度大，修改麻烦，而CPLD恰恰解决了这些问题，本着用什么，学什么的精神，这几周以来，不断地查阅资料，动手实验，已经初步掌握了CPLD芯片乃至FPGA芯片的基本应用能力，为以后的工作学习打下了良好基础，这块3合1系统板较之传统的三块实验板有着巨大的优势，有着高级程度，低错误率，易修改等突出的优点。
2.充分认识到团队合作的重要性，本次实验的开始，我们就分工明确，各司其职，所有工作进行的有条不紊，我负责全部的硬件调试和设计，张宇阳主要负责电路设计和仿真纠错，大家最后在完成时进行集体研讨，将各自领域学到的东西进行分享，这样化了三分之一的时间却学到了很多东西，涵盖面广，非常好。
3.本次试验更让我体会到有一门课程相关的新区的重要性，在第五个实验，大家都为参考电路提供的时序，器件速度头疼时。
经过慎重考虑，我们决定采用我所擅长的单片机进行时序操作，大大节省了时间，并且得出了相对正确的结果，虽然手段并不是官方承认的，但是我们通过观察现象，对于我们的设计目标有了更直观的认识。
相同时间下，别的同学还在为不出结果一筹莫展。
我们却已经通过这个实验收获许多
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