北邮数电实验报告.docx
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北邮数电实验报告
2016-5-9
电子工程学院
北京邮电大学
中国北京海淀区西土城路10号
实验报告
数字电路与逻辑设计实验
目录
实验名称和实验任务要求3
QuartusII原理图输入法的设计与实现3
用VHDL设计与实现组合逻辑电路3
用VHDL设计与实现时序逻辑电路4
用VHDL实现相关电路4
端口说明及连接图5
实验三（3）5
端口说明5
连接图5
实验四5
端口说明5
连接图6
VHDL代码和原理图7
实验一
（2）7
实验三（3）7
仿真波形图9
实验一
（2）9
实验三（3）9
仿真波形图分析10
故障及问题分析11
总结和结论13
参考文献14
实验名称和实验任务要求
QuartusII原理图输入法的设计与实现
1.用逻辑门设计一个半加器，仿真验证其功能，生成新的半加器图形模块单元；
2.用生成的半加器模块单元和逻辑门设计一个全加器模块。
仿真验证，并下载到实验板。
使用拨码开关作为输入，LED作为输出；
3.使用74LS1383-8线译码器实现逻辑函数
，仿真验证功能，并下载到实验板测试。
使用拨码开关作为输入，LED作为输出。
用VHDL设计与实现组合逻辑电路
1.数码管译码器
用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证功能，并下载到实验板验证。
使用拨码开关作为输入，7段数码管作为输出。
2.8421码转Grey码译码器
用VHDL语言设计并实现一个8421码转Grey码的代码转换器，仿真验证功能，并下载到实验板验证。
使用拨码开关作为输入，LED作为输出。
3.4人表决器
用VHDL语言设计并实现一个4人表决器。
多数人赞同则通过，否则不通过。
仿真验证其功能。
用VHDL设计与实现时序逻辑电路
1.分频器
用VHDL语言实现一个12分频的分频器。
要求输出占空比为50%的方波。
仿真验证功能。
2.8421十进制计数器
用VHDL语言实现一个带异步复位的8421十进制计数器。
仿真验证功能。
3.组合计数器、分频器、数码管译码器
将之前设计的组合计数器、分频器、数码管译码器链接，下载到实验板显示计数结果。
用VHDL实现相关电路
用VHDL语言设计并实现数码管动态扫描器，仿真验证结果并下载到实验板。
端口说明及连接图
实验三（3）
端口说明
输入端口
clock,clr：
时钟信号，清零信号
输出端口
display：
控制数码管显示
ctl：
控制数码管阳极
连接图
实验四
端口说明
输入端口
clk:
时钟信号
输出端口
row,r_col,g_col:
分别控制点阵行列信号
连接图
VHDL代码和原理图
实验一
（2）
实验三（3）
libraryieee;
useieee.std_logic_1164.all;
entityautosegis
port（
clock,clr:
instd_logic;
display:
outstd_logic_vector（6downto0）;
ctl:
outstd_logic_vector（7downto0）
）;
endautoseg;
architectureautosegofautosegis
componentdiv12is
port（
clk:
instd_logic;
clear:
instd_logic;
clk_out:
outstd_logic
）;
endcomponent;
componentcounteris
port（
clk,clear:
instd_logic;
counterout:
outstd_logic_vector（3downto0）
）;
endcomponent;
componentsegis
port（
a:
instd_logic_vector（3downto0）;
b:
outstd_logic_vector（6downto0）;
control:
outstd_logic_vector（7downto0）
）;
endcomponent;
signalnumber:
std_logic_vector（3downto0）;
signaltemp_clk:
std_logic;
signalenable:
std_logic;
begin
enable<='0';
u1:
div12portmap（clk=>clock,clear=>enable,clk_out=>temp_clk）;
u2:
counterportmap（clk=>temp_clk,clear=>clr,counterout=>number）;
u3:
segportmap（a=>number,b=>display,control=>ctl）;
endautoseg;
仿真波形图
实验一
（2）
实验三（3）
仿真波形图分析
通过仿真波形能够看出设计的结果。
从实验一
（2）的波形图能分析出全加器的逻辑函数
也能够直接得出全加器的真值表：
输入
输出
c_1
a
b
s
cnext
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
从波形能看出明显的毛刺。
这体现出了组合逻辑电路的冒险特性。
从实验三（3）的波形图能够看出清零是异步清零。
波形无毛刺。
故障及问题分析
在实验三的计数器中，写出代码：
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycounteris
port（
clk,clear:
instd_logic;
counterout:
outstd_logic_vector（3downto0）
）;
endcounter;
architecturecounterofcounteris
signalnextnum:
std_logic_vector（3downto0）;
begin
process（clk,clear）
begin
ifclear='1'then
nextnum<="0000";
endif;
if（clk'eventandclk='1'）then
ifnextnum+1="1010"then
nextnum<="0000";
else
nextnum<=nextnum+1;
endif;
endif;
endprocess;
counterout<=nextnum;
endcounter;
编译器报错：
Error（10818）:
Can'tinferregisterfor"nextnum[0]"atcounter.vhd（20）becauseitdoesnotholditsvalueoutsidetheclockedge
经检查，将process中的代码修正为
process（clk,clear）
begin
ifclear='1'then
nextnum<="0000";
elsif（clk'eventandclk='1'）then
ifnextnum+1="1010"then
nextnum<="0000";
else
nextnum<=nextnum+1;
endif;
endif;
endprocess;
使得不在时钟沿if语句外修改nextnum寄存器，代码编译通过并运行正确。
总结和结论
通过本次数字实验课，我深刻地认识到了数字电路的巨大魅力。
通过VHDL语言的学习，明白了VHDL的几个特性：
1.VHDL语言是一种硬件编程语言。
它有着与高级语言不同的性质。
VHDL语言本质上是并发运行的语言，是用来描述硬件行为的语言，和高级软件语言行为截然不同；
2.VHDL语言将复杂的门电路设计连接工作抽象成为了简单的、可读性强的类似自然语言的语句，极大地便利了数字逻辑电路的设计工作。
通过本课程的学习，我还认识到了学习英语的重要性。
在随堂测验中，某同学提出因不会拼写英语单词而无法完成代码的编写，这真是令人尴尬。
中国有句话，叫做“闷声发大财”。
我们要积极学习英语，学习西方发达国家先进的文化知识，才能为中华民族的伟大复习事业做出一点微小的贡献。
参考文献
1.VolneiAPedroni.VHDL数字电路设计教程[M].北京:
电子工业出版社,2013.
2.袁东明,史晓东,陈凌霄.现代数字电路与逻辑设计实验教程[M].北京:
北京邮电大学出版社,2013.
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