全加器cadence仿真.docx
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全加器cadence仿真
数字集成电路设计报告
论文题目：
CMOS全加器的设计与仿真
学院：
研究生学院
年级：
2013级
专业：
集成电路工程
姓名：
学号：
指导教师：
2013年12月26日
摘要
20世纪是IC迅速发展的时代。
计算机等信息产业的飞速发展推动了集成电路（IntegratedCircuit—IC）产业。
大多数超大规模集成电路（VeryLargeScaleIC—VLSI）在日常生活中有着广泛的应用。
在这些广泛应用的运算中，加法器是组成这些运算的基本单元。
在高性能微处理器和DSP处理器中，加法器的运算时间至关重要。
加法器运算常常处于高性能处理器运算部件的关键路径中，特别是在算术逻辑单元中加法器的运算时间对处理器的速度起着决定性的作用。
随着微处理器的运算速度越来越快，对快速加法器的需求也越来越高。
本文首先介绍了全加器工作原理，并重点分析了全加器的组成结构、结构参数以及其工作原理，并通过cadence软件进行仿真实验，从而验证了电路的准确信。
最后介绍了基于0.5μmCMOS工艺MOSIS版图设计的规则，通过电路图绘制出它的版图，并对它的版图与电路图进行了一致性检测，进一步验证了设计的正确性。
。
关键词
CMOS；IC；全加器；cadence
1.前言
1.1加法器的研究背景及意义
人类社会的发展已经进入了信息时代，各种信息技术构成了信息时代的基础。
目前，与信息相关的计算机、微电子及通讯技术己经成为推动社会进步和国家发展的关键技术，而微电子技术又是信息技术的基础，因此集成电路产业己经成为整个电子信息产业的命脉。
而集成电路作为现代信息产业和信息社会的基础，是改造和提升传统产业的核心技术。
随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。
到目前为止我国已经成为世界电子信息产品的主要生产国，对集成电路需求的增长是非常惊人的，而我们国内在这方面的供应能力显示出明显不足。
发展中国的集成电路，成了中国政府产业政策的主导方向。
2000年6月，国务院下发了《鼓励软件产业和集成电路产业发展的若干政策》，引导、鼓励资金、技术和人才等资源投向集成电路产业。
加法器作为各类集成电路模块的核心部件，其重要性不可忽略。
加法运算是最重要最基本的运算，所有的其他基本算术运算，如减法、乘法、除法运算等最终都能归结为加法运算[1]。
在算术逻辑单元（ALU）完成的操作中，逻辑操作是按位进行，各位之间彼此无关，不存在进位问题，这使得逻辑运算速度很快，且是一个常数，不需进行过多的优化工作。
但对于算术操作来说，因为存在进位问题，使得某一位计算结果的得出和所有低于它的位相关。
因此，为了减少进位传输所耗的时间，提高计算速度，人们设计了多种类型的加法器，然而高速、低耗加法器的设计一直是研究的热点。
随着微电子技术的发展，处理器、计算机的字长成倍的增加，长加法器也就应运而生。
长加法器优化设计的主要目标是高速、低耗、资源（面积）开销小，其关键是构思高速、高效的进位算法与结构。
近三十年来，不断的涌现出一流的高速加法器:
超前进位加法器、跳跃进位加法器、树形结构加法器、对数跳跃进位加法器、混合超前进位/选择进位加法器、顶层进位级联超前进位加法器等。
这些高速、高效的进位方法一般都是在超前进位基础上的改进或者混合进位。
因此，超前进位加法器（简称CLA）很自然地成为优化设计比较的基准。
再加之CMOS工艺技术的进步，使之速度可以更进一步得到提高。
当今，加法器的设计面临两大课题，首先是如何降低功耗。
随着便携式IC产品例如MP3播放器，手机和掌上电脑等的广泛使用，要求IC工程师对现有运算模块的性能作进一步改进，尤其是在电路的功耗和尺寸方面。
由于现在相应的电池技术难以和微电子技术的发展速度匹敌，这使得IC设计师遇到了许多限制因素，比如高速，大吞吐量，小尺寸，低功耗等。
因此，这使得研究低功耗高性能加法单元持续升温。
另一方面就是如何提高加法器的运算速度。
因为加法运算存在进位问题，使得某一位计算结果的得出和所有低于它的位相关。
因此，为了减少进位传输所耗的时间，提高计算速度，人们设计了多种类型的加法器，如超前进位加法器（Carry-LookaheadAdders，CLA），曼彻斯特加法器（ManchesterAdder）、进位旁路加法器（Carry-SkipAdders，CSKA）、进位选择加法器（Carry-SelectAdders，CSLA）等。
它们都是利用各位之间的状态来预先产生高位的进位信号，从而减少进位从低位向高位传递的时间。
1.2本论文的主要工作内容
本文在介绍其它基本加法器的基础上，进一步详细介绍了全加器，。
基于以上理论，在仿真实验部分采用数字设计方法进行加法器电路设计，基于cadence仿真器，进行了全加的仿真，验证了全加器的实现功能。
再根据电路图制作出版图，并进行了一致性检测。
本文内容安排：
第一章：
概述加法器研究背景及意义。
第二章：
简单介绍了几种常见的加法器以及它们的工作原理，通过对比得出不同加法器各自的优缺点。
其中详细阐述了超前进位加法器的组成结构、结构参数以及其工作原理。
第三章：
设计一个全加器电路，并进行仿真。
第四章：
根据第三章设计的电路图绘制出它的版图。
最后对本文的设计做出结论
2.基本加法器
2.1加法器
数字电子计算机能进行各种信息处理，其中最常用的是各种算数运算。
因为算数中的加、减、乘、除四则运算，在数字电路中往往是将其转化为加法运算来实现的，所以加法运算是运算电路的核心。
能实现二进制加法运算的逻辑电路称为加法器。
2.1.1半加器
不考虑低位来的进位，只对两个一位二进制数相加的运算称为半加。
实现半加运算的电路叫做半加器（HalfAdder），简称HA。
两个一位二进制数相加的真值表如表2.1所列，由表2.1可直接写出半加器的输出逻辑函数表达式：
表2.1半加法器真值表
0
0
1
1
0
1
0
1
0
1
1
0
0
0
0
1
其中，S为X和Y相加的和，C为X和Y相加的进位输出，从公式可以看出半加器实质上也就是逻辑电路中的异或门。
图2.1（a）是基于NAND2门设计的半加器，而图2.1（b）是基于NOR的设计。
这两个设计电路相比较而言，NAND设计比较合适，因为它避免了串联的PFET链，但这个差别并不是一个主要因素[3]。
图2.1（a）NAND2逻辑图2.1（b）基于NOR的电路
2.1.2全加器
在实际作二进制加法运算时，一般来说两个加数都不会是一位，而是多位的。
因而需要考虑从低位而来的进位，相对于半加器而言，这种能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器[4]，其真值表参见表2.2所列。
表2.2一位全加器的真值表
说明
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
1
0
1
1
1
0
1
1
0
1
0
0
1
0+0+0=00
0+0+1=01
0+1+0=01
0+1+1=10
1+0+0=01
1+0+1=10
1+1+0=10
1+1+1=11
其中
，
为两个一位的加数，
为来自低位的进位，
为和，
为向高位的进位。
根据真值表可以得出全加器的逻辑表达式。
假设
，
表示两个加数，
表示和，
表示来自低位的进位，
表示向高位的进位。
其逻辑符号如图2.2（a）所示，逻辑电路图如图2.2（b）所示。
图2.2（a）全加器符号及功能表图2.2（b）全加器逻辑电路
3.全加器设计
3.1与门
3.1.1与门图晶体管电路
3.1.2与门电路版图
版图绘制完成，进行DRC验证，结果没有错误。
3.2或门
3.2.1或门晶体管电路
3.2.2或门版图
版图绘制完成，进行DRC验证，结果没有错误。
3.3异或门
3.3.1异或门晶体管电路
3.3.2异或门版图
4.全加器版图
4.1全加器逻辑结构
上图是全加器的逻辑电路，由一个或门，两个与门，两个异或门组成。
ai，bi，ci，是三个输入端口，ci+1是高位的进位，si是和。
4.2全加器版图DRC
全加器版图通过了DRC验证，证明连接没有错误。
4.3全加器版图LVS
全加器版图通过了LVS验证，证明了版图没有错误。
4.4仿真结果
上图为全加器仿真结果，通过上图可以看出当输入ai为0，0，0，0，1，1，1，1；bi为0，0，1，1，0，0，1，1；ci为0，1，0，1，0，1，0，1时，输出Q为0，1，1，0，1，0，0，1。
满足前面所给出的全加器的真值表，所以全加器的设计与仿真是正确的。
结论
本文设计的全加器，电路图正确，版图正确，仿真结果正确，实现了全加器功能。
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