1HZ时钟信号源电路.docx
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1HZ时钟信号源电路
1设计要求
设计1Hz的时钟信号源电路，要求要有稳定的频率,非线性失真小
2设计方案与论证
2.1设计分析
此电路分为两个部分，首先是产生时钟信号的部分，要求电路要有稳定而精确的频率，然后对电路进行分频，最后得到设计要求的1Hz的时钟信号。
系统设计框图：
时钟信号发生电路
分频电路
输出1Hz时钟信号
2.2各模块方案选择和论证
2.2.1时钟信号发生电路的选择
方案一：
用RC环形多谐振荡器，如图2。
它有两个暂稳态。
设某时刻VE→VA，因为电容上的电压不能突变，所以，然后，
高电平经R对电容C充电，是逐渐升高，此时电路处于第一个暂稳态。
当
上升到
时，门U3导通，，同时VD,然后随着电容C经R、门U2输出端放电，使
逐渐降低，这时电路处于第二个暂稳态。
当
降到
时，门U3截止，VE，电路又开始重复第一个过程，并且不停的振荡，器输出脉冲周期T=2.2∙R∙C。
方案一图：
方案二：
555定时器是一种集模拟、数字于一体的中规模集成电路，用555可连接成时钟脉冲发生器。
如图3，电容C被充电，当
上升到
时，使为低电平，同时放电三极管T导通，此时电容C通过
和T放电，
下降。
当
下降到
时，
翻转为高电平。
当放电结束时，T截止，
将通过
、
向电容器C充电。
当
上升到
时，电路又翻转为低电平。
如此周而复始，于是，在电路的输出端就得到一个周期性的矩形波。
电路的振荡频率为：
f=
=
方案二图：
方案三：
用石英晶体组成石英晶体振荡器，在电气上它可以等效成一个电容和一个电阻并联再串联一个电容的二端网络，这个网络有两个谐振点，以频率的高低分其中较低的频率是串联谐振，较高的频率是并联谐振。
由于晶体自身的特性致使这两个频率的距离相当的接近，在这个极窄的频率范围内，晶振等效为一个电感，所以只要晶振的两端并联上合适的电容它就会组成并联谐振电路。
这个并联谐振电路加到一个负反馈电路中就可以构成正弦波振荡电路。
如图4，G1用于震荡；G2用于缓冲整形；R是反馈电阻，通常在几兆欧到几十兆欧间选取；R1起稳定振荡的作用，通常取十至几百欧之间；C1是频率微调电容，C2是温度特性校正用电容，C1，C2串联等与负载电容。
它们与晶体共同构成反馈网络。
电路的震荡频率及取决于石英晶体的并联谐振频率
，与R、C的数值无关。
方案三图：
方案分析选择：
以上三种方案，方案一，方案二的振荡周期不仅与时间常数RC有关而且方案一还取决于门电路的阈值电压
。
由于
容易受温度、电源电压及干扰的影响，因此频率稳定性较差，只能应用于对频率稳定性要求不高的场合。
而本系统要求要产生稳定性非常高的时钟信号，所以采用方案三。
2.2.2分频电路模块
分频电路的功能主要是产生稳定标准的秒脉冲。
因为32768Hz=Hz，所以可以先对晶振产生的时钟信号进行十四级分频，然后再进行二级分频，就能得到频率为1Hz的时钟脉冲。
分频流程图：
十四级级分频
二级分频
f=1Hz
3设计原理及电路图
3.1系统原理图
3.2PCB图
3.3信号发生电路模块
晶振引脚的内部通常是一个反相器,或者是奇数个反相器串联。
在晶振输出引脚XO和晶振输入引脚XI之间用一个电阻连接,对于CMOS芯片通常是数M到数十M欧之间.很多芯片的引脚内部已经包含了这个电阻,引脚外部就不用接了。
这个电阻是为了使反相器在振荡初始时处与线性状态,反相器就如同一个有很大增益的放大器,以便于起振。
石英晶体也连接在晶振引脚的输入和输出之间,等效为一个并联谐振回路,振荡频率应该是石英晶体的并联谐振频率。
晶体旁边的两个电容接地,实际上就是电容三点式电路的分压电容,接地点就是分压点.以接地点即分压点为参考点,振荡引脚的输入和输出是反相的,但从并联谐振回路即石英晶体两端来看,形成一个正反馈以保证电路持续振荡。
在芯片设计时,这两个电容就已经形成了,一般是两个的容量相等,容量大小依工艺和版图而不同,但终归是比较小,不一定适合很宽的频率范围。
外接时大约是数PF到数十PF,依频率和石英晶体的特性而定。
并且，这两个电容串联的值是并联在谐振回路上的,会影响振荡频率.当两个电容量相等时,反馈系数是0.5,一般是可以满足振荡条件的,但如果不易起振或振荡不稳定可以减小输入端对地电容量,而增加输出端的值以提高反馈量。
本系统中；选取R=10MΩ，选取C1=C2=30pF；
3.4分频电路模块
选取的晶振频率为32768Hz，所以先对时钟信号进行14级分频，选用CD4060；然后再进行二级分频就得到1Hz的时钟信号，二级分频器可采用中规模集成电路74LS390或者74LS73等构成，这里选用74LS390。
CD4060介绍：
CD4060由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC或晶振电路，CR为高电平时，计数器清零且振荡器使用无效。
所有的计数器位均为主从触发器。
在CP1（和CP0）的下降沿计数器以二进制进行计数。
在时钟脉冲线上使用斯密特触发器对时钟上升和下降时间无限制。
CD4060引脚功能图
74LS390介绍：
逻辑图：
特点：
A和B触发器都有独立的时钟，可以构成两个2分频和两个5分频计数器。
1.每个计数器都有直接清除2.有效提高系统密度3.缓冲输出减小集电极转换的可能性
典型参数：
工作频率f=35MHzPd=75mW
外引线排列图：
说明：
这种双单片电路有八个主从触发器和附加门，以构成两个独立的4位计数器，可以实现等于2分频、5分频乃至100分频的任何累加倍数的周期长度。
当连成二—五进制计数器时，可以用独立的2分频电路在最后输出级形成对称波形（矩形波）。
每个计数器又有一个清除输入和一个时钟输入。
由于每个计数级都有并行输出，所以系统定时信号可以获得输入计数频率的任何因子。
功能表：
H=高电平L=低电平
注A：
对于BCD（十进）计数，输出QA连到输入B计数
注B：
对于5-2进制计数，输出QD连到输入A计数
4元器件清单
元件清单
元件序号
型号
主要参数
数量
备注
1
电阻
10M
1
2
电容
30PF
2
3
晶振
32768HZ
1
3
CD4060
十四位二进制串行计数器
1
4
74LS390
双JK触发器
1
5硬件制作与调试
5.1电路仿真调整
1.在Multisim软件上进行仿真。
如果在输出脉冲频率产生偏移，且调整微调电容C1无效的情况下，可用频率计测出其振荡频率，将其与标称频率32768Hz相比较。
若测得频率大于32768Hz，说明负载电容CL偏小。
这时可并联一个附加电容CS，以产生所需的总负载电容CI，即CI=CLCS；若测得频率小于32768Hz，说明负载电容CL偏大，可串联一个加电容CS，以产生所需的总负载电容CI，即1/CI=1/CL1/CS。
通过对辅助电容CS逐步调整，使振荡频率最终达到或逼近32768Hz。
2.如果当波形出现削峰,畸变时,可增加负载电阻调整。
5.2焊接与信号检测
按系统原理图将电路焊接好，然后用示波器进行信号检测。
注意事项：
1.使晶振、外部电容器（如果有）与芯片之间的信号线尽可能保持最短。
当非常低的电流通过IC晶振振荡器时，如果线路太长，会使它对EMC、ESD与串扰产生非常敏感的影响。
而且长线路还会给振荡器增加寄生电容。
2.当心晶振和地的走线
3.将晶振外壳接地
如果实际的负载电容配置不当,第一会引起线路参考频率的误差.另外如在发射接收电路上会使晶振的振荡幅度下降（不在峰点）,影响混频信号的信号强度与信噪.当波形出现削峰,畸变时,可增加负载电阻调整（几十K到几百K）.要稳定波形是并联一个1M左右的反馈电阻.
5.3设计结果分析
设计方案经实际焊接后，在确认焊接无误后进行示波器测试，结果示波器显示较好的1HZ信号，故本次电子测量与仪器课程设计较为成功。
电子测量技术的应用范围极其广泛，繁杂，在众多的领域都可以借助于电子技术来实现对某种参数或功能进行检测和测量。
本次设计的1HZ时钟信号源电路可以设计数字电子钟，作为数字电子钟整个系统的时基信号。
设计心得
本次电子测量与仪器课程设计，让我更进一步地掌握了各芯片的工作原理，了解了一般性测量工具的设计思路，熟练了焊接技能。
电子测量技术的应用范围极其广泛，繁杂，在众多的领域都可以借助于电子技术来实现对某种参数或功能进行检测和测量，本次课设的过程让我懂得了电子测量技术如何给我们生活带来便利。
虽然这只是一次简单的课程设计，但通过一系列的查阅学习学到了许多知识。
参考文献
[1]阮德生.自动测试技术与计算机仪器系统设计.西安：
西安电子科技大学出版社，1997
[2]电子技术基础.数字部分/康华光主编；北京：
高等教育出版社，2006.1
[3]电子技术基础.模拟部分/康华光主编；北京：
高等教育出版社，2006.1
[4]郑家祥，博崇伦.电子测量基础.北京：
国防工业出版社，1981
[5]杨吉祥等.电子测量技术基础.南京：
东南大学出版社，1999
[6]古天祥等.电子测量原理.北京：
机械工业出版社，2004
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