IC设计基础流程工艺版图器件笔试集锦doc.docx
《IC设计基础流程工艺版图器件笔试集锦doc.docx》由会员分享，可在线阅读，更多相关《IC设计基础流程工艺版图器件笔试集锦doc.docx（20页珍藏版）》请在冰豆网上搜索。
IC设计基础流程工艺版图器件笔试集锦doc
IC设计基础（流程、工艺、版图、器件）笔试集锦
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路
相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA
等的概念）。
（仕兰微面试题目）
什么是MCU？
MCU（MicroControllerUnit），又称单片微型计算机（SingleChipMicrocomputer），简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。
MCU的分类
MCU按其存储器类型可分为MASK（掩模）ROM、OTP（一次性可编程）ROM、FLASHROM等类型。
MASKROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSHROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTPROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。
RISC为ReducedInstructionSetComputing的缩写，中文翻译为精简执令运算集，好处是CPU核心很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的PowerPC系列。
CISC就是ComplexInstructionSetComputing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。
DSP有两个意思，既可以指数字信号处理这门理论，此时它是DigitalSignalProcessing的缩写；也可以是DigitalSignalProcessor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。
2、FPGA和ASIC的概念，他们的区别。
（未知）
答案：
FPGA是可编程ASIC。
ASIC:
专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一
个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与
门阵列等其它ASIC（ApplicationSpecificIC）相比，它们又具有设计开发周期短、设计
制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点
3、什么叫做OTP片、掩膜片，两者的区别何在？
（仕兰微面试题目）otp是一次可编程（onetimeprogramme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！
（
4、你知道的集成电路设计的表达方式有哪几种？
（仕兰微面试题目）
5、描述你对集成电路设计流程的认识。
（仕兰微面试题目）
6、简述FPGA等可编程逻辑器件设计流程。
（仕兰微面试题目）
7、IC设计前端到后端的流程和eda工具。
（未知）
8、从RTLsynthesis到tapeout之间的设计flow,并列出其中各步使用的tool.（未知）
9、Asic的designflow。
（威盛VIA2003.11.06上海笔试试题）
10、写出asic前期设计的流程和相应的工具。
（威盛）
11、集成电路前段设计流程，写出相关的工具。
（扬智电子笔试）
先介绍下IC开发流程：
1.）代码输入（designinput）
用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码
语言输入工具：
SUMMITVISUALHDL
MENTORRENIOR
图形输入:
composer（cadence）;
viewlogic（viewdraw）
2.）电路仿真（circuitsimulation）
将vhd代码进行先前逻辑仿真，验证功能描述是否正确
数字电路仿真工具：
Verolog：
CADENCEVerolig-XL
SYNOPSYSVCS
MENTORModle-sim
VHDL:
CADENCENC-vhdl
SYNOPSYSVSS
MENTORModle-sim
模拟电路仿真工具：
AVANTIHSpicepspice，spectremicromicrowave:
eesoft:
hp
3.）逻辑综合（synthesistools）
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真
中所没有考虑的门沿（gatesdelay）反标到生成的门级网表中,返回电路仿真阶段进行再
仿真。
最终仿真结果生成的网表称为物理网表。
12、请简述一下设计后端的整个流程？
（仕兰微面试题目）
13、是否接触过自动布局布线？
请说出一两种工具软件。
自动布局布线需要哪些基本元
素？
（仕兰微面试题目）
14、描述你对集成电路工艺的认识。
（仕兰微面试题目）
15、列举几种集成电路典型工艺。
工艺上常提到0.25,0.18指的是什么？
（仕兰微面试题
目）
16、请描述一下国内的工艺现状。
（仕兰微面试题目）
17、半导体工艺中，掺杂有哪几种方式？
（仕兰微面试题目）
18、描述CMOS电路中闩锁效应产生的过程及最后的结果？
（仕兰微面试题目）
19、解释latch-up现象和Antennaeffect和其预防措施.（未知）
20、什么叫Latchup?
（科广试题）
21、什么叫窄沟效应?
（科广试题）
22、什么是NMOS、PMOS、CMOS？
什么是增强型、耗尽型？
什么是PNP、NPN？
他们有什么差
别？
（仕兰微面试题目）
23、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？
（仕兰微
面试题目）
24、画出CMOS晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转
移特性。
（Infineon笔试试题）
25、以interver为例,写出N阱CMOS的process流程,并画出剖面图。
（科广试题）
26、Pleaseexplainhowwedescribetheresistanceinsemiconductor.Compare
theresistanceofametal,polyanddiffusionintranditionalCMOSprocess.（威
盛笔试题circuitdesign-beijing-03.11.09）
27、说明mos一半工作在什么区。
（凹凸的题目和面试）
28、画p-bulk的nmos截面图。
（凹凸的题目和面试）
29、写schematicnote（？
），越多越好。
（凹凸的题目和面试）
30、寄生效应在ic设计中怎样加以克服和利用。
（未知）
31、太底层的MOS管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公
式推导太罗索，除非面试出题的是个老学究。
IC设计的话需要熟悉的软件:
Cadence,
Synopsys,Avant，UNIX当然也要大概会操作。
32、unix命令cp-r,rm,uname。
（扬智电子笔试）
2、如何成为IC设计高手？
如何提高自己的设计能力？
自己的感受是，IC设计不同于一般的板级电子设计，由于流片的投资更大，复杂度更高，系统性更强，所以学习起来也有些更有意思的地方。
这里就斗胆跳过基本电子知识的方面，单就一些特别的地方来表达一下个体的感受。
首先，作为初学者，需要了解的是IC设计的基本流程。
应该做到以下几点：
基本清楚系统、前端、后端设计和验证的过程，IC设计同半导体物理、通信或多媒体系统设计之间的关系，了解数字电路、混合信号的基本设计过程，弄清楚ASIC，COT这些基本的行业模式。
窃以为这点对于培养兴趣，建立自己未来的技术生涯规划是十分重要的。
学习基本的设计知识，建议读一下台湾CIC的一些设计教材，很多都是经典的总结。
EDA技术的学习：
对于IC设计者来说，EDA工具意义重大，透过EDA工具商的推介，能够了解到新的设计理念。
国内不少IC设计者，是单纯从EDA的角度被带入IC设计领域的，也有很多的设计者在没有接触到深亚微米工艺的时候，也是通过EDA厂家的推广培训建立基本概念。
同时，对一些高难度的设计，识别和选择工具也是十分重要的。
如果你希望有较高的设计水平，积累经验是一个必需的过程。
经验积累的效率是有可能提高的。
以下几点可以参考：
1、学习借鉴一些经典设计，其中的许多细节是使你的设计成为产品时必需注意的。
有些可能是为了适应工艺参数的变化，有些可能是为了加速开关过程，有些可能是为了保证系统的稳定性等。
通过访真细细观察这些细节，既有收益，也会有乐趣。
项目组之间，尤其是项目组成员之间经常交流，可避免犯同样错误。
2、查文献资料是一个好方法。
同"老师傅"一同做项目积累经验也较快。
如果有机会参加一些有很好设计背景的人做的培训，最好是互动式的，也会有较好的收获。
3、当你初步完成一项设计的时侯，应当做几项检查：
了解芯片生产厂的工艺,器件模型参数的变化,并据此确定进行参数扫描仿真的范围。
了解所设计产品的实际使用环境，正确设置系统仿真的输入条件及负载模型。
严格执行设计规则和流程对减少设计错误也很有帮助。
4、另外，你需要知识的交流，要重视同前端或系统的交流，深刻理解设计的约束条件。
作为初学者，往往不太清楚系统，除了通过设计文档和会议交流来理解自己的设计任务规范，同系统和前端的沟通是IC设计必不可少的。
所谓设计技巧，都是在明了约束条件的基础上而言的，系统或前端的设计工程师，往往能够给初学者很多指导性的意见。
5、重视同后端和加工线的交流：
IC设计的复杂度太高，除了借助EDA工具商的主动推介来建立概念之外，IC设计者还应该主动地同设计环节的上下游，如后端设计服务或加工服务的工程师，工艺工程师之间进行主动沟通和学习。
对于初学者来说，后端加工厂家往往能够为他们带来一些经典的基本理念，一些不能犯的错误等基本戒条。
一些好的后端服务公
司，不仅能提供十分严格的DesignKit，还能够给出混合信号设计方面十分有益的指导，帮助初学者走好起步之路。
加工方面的知识，对于IC设计的"产品化"更是十分关键。
6、重视验证和测试，做一个"偏执狂"：
IC设计的风险比板级电子设计来的更大，因此试验的机会十分宝贵，"偏执狂"的精神，对IC设计的成功来说十分关键。
除了依靠公司成熟的设计环境，DesignKit和体制的规范来保证成功之外，对验证的重视和深刻理解，是一个IC设计者能否经受压力和享受成功十分关键的部分。
由于流片的机会相对不多，因此找机会更多地参与和理解测试，对产品成功和失败的认真总结与分析，是一个IC设计者成长的必经之路。
同行交流以及工作环境的重要性：
IC设计的复杂性和技术的快速发展，使得同行之间的交流十分关键，多参与一些适合自己水平的讨论组和行业会议，对提高水平也是十分有益的。
通过同行之间的交流，还可以发现环境对于IC设计水平的重要影响。
公司的财力，产品的方向，项目的难度，很大程度上能够影响到一个设计者能够达到的最高水平。
辩证地认识自己的技术提高和环境之间的相互关系，将是国内的设计者在一定的阶段会遇到的问题.
芯片封装术语
1、BGA（ballgridarray）
球形触点陈列，表面贴装型封装之一。
在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配LSI芯片，然后用模压树脂或灌封方法进行密封。
也称为凸点陈列载体（PAC）。
引脚可超过200，是多引脚LSI用的一种封装。
封装本体也可做得比QFP（四侧引脚扁平封装）小。
例如，引脚中心距为1.5mm的360引脚BGA仅为31mm见方；而引脚中心距为0.5mm的304引脚QFP为40mm见方。
而且BGA不用担心QFP那样的引脚变形问题。
该封装是美国Motorola公司开发的，首先在便携式电话等设备中被采用，今后在美国有可能在个人计算机中普及。
最初，BGA的引脚（凸点）中心距为1.5mm，引脚数为225。
现在也有一些LSI厂家正在开发500引脚的BGA。
BGA的问题是回流焊后的外观检查。
现在尚不清楚是否有效的外观检查方法。
有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。
美国Motorola公司把用模压树脂密封的封装称为OMPAC，而把灌封方法密封的封装称为GPAC（见OMPAC和GPAC）。
2、BQFP（quadflatpackagewithbumper）
带缓冲垫的四侧引脚扁平封装。
QFP封装之一，在封装本体的四个角设置突起（缓冲垫）以防止在运送过程中引脚发生弯曲变形。
美国半导体厂家主要在微处理器和ASIC等电路中采用此封装。
引脚中心距0.635mm，引脚数从84到196左右（见QFP）。
3、碰焊PGA（buttjointpingridarray）
表面贴装型PGA的别称（见表面贴装型PGA）。
4、C－（ceramic）
表示陶瓷封装的记号。
例如，CDIP表示的是陶瓷DIP。
是在实际中经常使用的记号。
5、Cerdip
用玻璃密封的陶瓷双列直插式封装，用于ECLRAM，DSP（数字信号处理器）等电路。
带有玻璃窗口的Cerdip用于紫外线擦除型EPROM以及内部带有EPROM的微机电路等。
引脚中心距2.54mm，引脚数从8到42。
在日本，此封装表示为DIP－G（G即玻璃密封的意思）。
6、Cerquad
表面贴装型封装之一，即用下密封的陶瓷QFP，用于封装DSP等的逻辑LSI电路。
带有窗口的Cerquad用于封装EPROM电路。
散热性比塑料QFP好，在自然空冷条件下可容许1.5～2W的功率。
但封装成本比塑料QFP高3～5倍。
引脚中心距有1.27mm、0.8mm、0.65mm、0.5mm、0.4mm等多种规格。
引脚数从32到368。
7、CLCC（ceramicleadedchipcarrier）
带引脚的陶瓷芯片载体，表面贴装型封装之一，引脚从封装的四个侧面引出，呈丁字形。
带有窗口的用于封装紫外线擦除型EPROM以及带有EPROM的微机电路等。
此封装也称为QFJ、QFJ－G（见QFJ）。
8、COB（chiponboard）
板上芯片封装，是裸芯片贴装技术之一，半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线缝合方法实现，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆盖以确保可靠性。
虽然COB是最简单的裸芯片贴装技术，但它的封装密度远不如TAB和倒片焊技术。
9、DFP（dualflatpackage）
双侧引脚扁平封装。
是SOP的别称（见SOP）。
以前曾有此称法，现在已基本上不用。
10、DIC（dualin-lineceramicpackage）
陶瓷DIP（含玻璃密封）的别称（见DIP）.
11、DIL（dualin-line）
DIP的别称（见DIP）。
欧洲半导体厂家多用此名称。
12、DIP（dualin-linepackage）
双列直插式封装。
插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种。
DIP是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。
引脚中心距2.54mm，引脚数从6到64。
封装宽度通常为15.2mm。
有的把宽度为7.52mm和10.16mm的封装分别称为skinnyDIP和slimDIP（窄体型DIP）。
但多数情况下并不加区分，只简单地统称为DIP。
另外，用低熔点玻璃密封的陶瓷DIP也称为cerdip（见cerdip）。
13、DSO（dualsmallout-lint）
双侧引脚小外形封装。
SOP的别称（见SOP）。
部分半导体厂家采用此名称。
14、DICP（dualtapecarrierpackage）
双侧引脚带载封装。
TCP（带载封装）之一。
引脚制作在绝缘带上并从封装两侧引出。
由于利用的是TAB（自动带载焊接）技术，封装外形非常薄。
常用于液晶显示驱动LSI，但多数为定制品。
另外，0.5mm厚的存储器LSI簿形封装正处于开发阶段。
在日本，按照EIAJ（日本电子机械工业）会标准规定，将DICP命名为DTP。
15、DIP（dualtapecarrierpackage）
同上。
日本电子机械工业会标准对DTCP的命名（见DTCP）。
16、FP（flatpackage）
扁平封装。
表面贴装型封装之一。
QFP或SOP（见QFP和SOP）的别称。
部分半导体厂家采用此名称。
17、flip-chip
倒焊芯片。
裸芯片封装技术之一，在LSI芯片的电极区制作好金属凸点，然后把金属凸点与印刷基板上的电极区进行压焊连接。
封装的占有面积基本上与芯片尺寸相同。
是所有封装技术中体积最小、最薄的一种。
但如果基板的热膨胀系数与LSI芯片不同，就会在接合处产生反应，从而影响连接的可靠性。
因此必须用树脂来加固LSI芯片，并使用热膨胀系数基本相同的基板材料。
18、FQFP（finepitchquadflatpackage）
小引脚中心距QFP。
通常指引脚中心距小于0.65mm的QFP（见QFP）。
部分导导体厂家采用此名称。
19、CPAC（globetoppadarraycarrier）
美国Motorola公司对BGA的别称（见BGA）。
20、CQFP（quadfiatpackagewithguardring）
带保护环的四侧引脚扁平封装。
塑料QFP之一，引脚用树脂保护环掩蔽，以防止弯曲变形。
在把LSI组装在印刷基板上之前，从保护环处切断引脚并使其成为海鸥翼状（L形状）。
这种封装在美国Motorola公司已批量生产。
引脚中心距0.5mm，引脚数最多为208左右。
21、H-（withheatsink）
表示带散热器的标记。
例如，HSOP表示带散热器的SOP。
22、pingridarray（surfacemounttype）
表面贴装型PGA。
通常PGA为插装型封装，引脚长约3.4mm。
表面贴装型PGA在封装的底面有陈列状的引脚，其长度从1.5mm到2.0mm。
贴装采用与印刷基板碰焊的方法，因而也称为碰焊PGA。
因为引脚中心距只有1.27mm，比插装型PGA小一半，所以封装本体可制作得不怎么大，而引脚数比插装型多（250～528），是大规模逻辑LSI用的封装。
封装的基材有多层陶瓷基板和玻璃环氧树脂印刷基数。
以多层陶瓷基材制作封装已经实用化。
23、JLCC（J-leadedchipcarrier）
J形引脚芯片载体。
指带窗口CLCC和带窗口的陶瓷QFJ的别称（见CLCC和QFJ）。
部分半导体厂家采用的名称。
24、LCC（Leadlesschipcarrier）
无引脚芯片载体。
指陶瓷基板的四个侧面只有电极接触而无引脚的表面贴装型封装。
是高速和高频IC用封装，也称为陶瓷QFN或QFN－C（见QFN）。
25、LGA（landgridarray）
触点陈列封装。
即在底面制作有阵列状态坦电极触点的封装。
装配时插入插座即可。
现已实用的有227触点（1.27mm中心距）和447触点（2.54mm中心距）的陶瓷LGA，应用于高速逻辑LSI电路。
LGA与QFP相比，能够以比较小的封装容纳更多的输入输出引脚。
另外，由于引线的阻抗小，对于高速LSI是很适用的。
但由于插座制作复杂，成本高，现在基本上不怎么使用。
预计今后对其需求会有所增加。
26、LOC（leadonchip）
芯片上引线封装。
LSI封装技术之一，引线框架的前端处于芯片上方的一种结构，芯片的中心附近制作有凸焊点，用引线缝合进行电气连接。
与原来把引线框架布置在芯片侧面附近的结构相比，在相同大小的封装中容纳的芯片达1mm左右宽度。
27、LQFP（lowprofilequadflatpackage）
薄型QFP。
指封装本体厚度为1.4mm的QFP，是日本电子机械工业会根据制定的新QFP外形规格所用的名称。
28、L－QUAD
陶瓷QFP之一。
封装基板用氮化铝，基导热率比氧化铝高7～8倍，具有较好的散热性。
封装的框架用氧化铝，芯片用灌封法密封，从而抑制了成本。
是为逻辑LSI开发的一种封装，在自然空冷条件下可容许W3的功率。
现已开发出了208引脚（0.5mm中心距）和160引脚（0.65mm中心距）的LSI逻辑用封装，并于1993年10月开始投入批量生产。
29、MCM（multi-chipmodule）
多芯片组件。
将多块半导体裸芯片组装在一块布线基板上的一种封装。
根据基板材料可分为MCM－L，MCM－C和MCM－D三大类。
MCM－L是使用通常的玻璃环氧树脂多层印刷基板的组件。
布线密度不怎么高，成本较低。
MCM－C是用厚膜技术形成多层布线，以陶瓷（氧化铝或玻璃陶瓷）作为基板的组件，与使用多层陶瓷基板的厚膜混合IC类似。
两者无明显差别。
布线密度高于MCM－L。
MCM－D是用薄膜技术形成多层布线，以陶瓷（氧化铝或氮化铝）或Si、Al作为基板的组件。
布线密谋在三种组件中是最高的，但成本也高。
30、MFP（miniflatpackage）
小形扁平封装。
塑料SOP或SSOP的别称（见SOP和SSOP）。
部分半导体厂家采用的名称。
31、MQFP（metricquadflatpackage）
按照JEDEC（美国联合电子设备委员会）标准对QFP进行的一种分类。
指引脚中心距为0.65mm、本体厚度为3.8mm～2.0mm的标准QFP（见QFP）。
32、MQUAD（metalquad）
美国Olin公司开发的一种QFP封装。
基板与封盖均采用铝材，用粘合剂密封。
在自然空冷条件下可容许2.5W～2.8W的功率。
日本新光电气工业公司于1993年获得特许开始生产。
33、MSP（minisquarepackage）
QFI的别称（见QFI），在开发初期多称为MSP。
QFI是日本电子机械工业会规定的名称。
34、OPMAC（overmoldedpadarraycarrier）
模压树脂密封凸点陈列载体。
美国Motorola公司对模压树脂密封BGA采用的名称（见BGA）。
35、P－（plastic）
表示塑料封装的记号。
如PDIP表示塑料DIP。
36、PAC（padarraycarrier）
凸点陈列载体，BGA的别称（见BGA）。
37、PCLP（printedcircuitboardleadlesspackage）
印刷电路板无引线封装。
日本富士通公司对塑料QFN（塑料LCC）采用的名称（见QFN）。
引脚中心距有0.55mm和0.4mm两种规格。
目前正处于开发阶段。
38、PFPF（plasticflatpackage）
塑料扁平封装。
塑料QFP的别称（见QFP）。
部分LSI厂家采用的名称。
39、PGA（pingrid
升级会员 