DDR3基础技术培训.docx
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DDR3基础技术培训
1.DDR的发展:
2003年秋季Intel公布了DDR2内存的发展计划。
而随着当时CPU前端总线带宽的提高和高速局部总线的出现,内存带宽成为系统越来越大的瓶颈。
处于主流DDR技术已经发展到极至,因此DDR2脱颖而出。
DDR2的实际工作频率是DDR的两倍。
这得益于DDR2内存拥有两倍于标准DDR内存的4bit预读取能力。
下图为DDR和DDR2预读取能力的对比。
DDR2内存技术最大的突破点其实不在于用户们所认为的两倍于DDR的传输能力,而是在采用更低发热量、更低功耗的情况下(由2.5V降为1.8V),DDR2可以获得更快的频率提升,突破标准DDR的400MHZ限制。
DDR内存通常采用TSOP芯片封装形式,这种封装形式可以很好的工作在200MHz上,当频率更高时,它过长的管脚就会产生很高的阻抗和寄生电容,这会影响它的稳定性和频率提升的难度。
这也就是DDR的核心频率很难突破275MHZ的原因。
而DDR2内存均采用FBGA封装形式。
不同于目前广泛应用的TSOP封装形式,FBGA封装提供了更好的电气性能与散热性,为DDR2内存的稳定工作与未来频率的发展提供了良好的保障。
2007年中Intel表示支持DDR3的发展,随后DDR3慢慢走上了历史的舞台,根据由JEDEC协会所制定的规格来看,由技术面来切入DDR3与DDR2的异同点,DDR3拥有高频率低电压的优点,DDR3可以比DDR2运作时省下约30%的电力,速度方面DDR3从800Mbps起跳最高可以至1600Mbps,几乎是DDR2的二倍速度,正因为高传输率的关系,DDR3可以在一个时序(Clock)之中传出8bit的数据,比起DDR2的4bit也是二倍的数据传输量,低电压更是DDR3的优势之一,1.5V的电压比DDR2的1.8V降低了17%。
下面的图表总结了DDR,DDR2,以及DDR3的一些重要的区别:
2、认识内存相关工作流程与参数
首先,我们先了解一下内存的大体结构工作流程,这样会比较容量理解这些参数在其中所起到的作用。
这部分的讲述运用DDR3的简化时序图。
DDR3的内部是一个存储阵列,将数据“填”进去,你可以它想象成一张表格。
和表格的检索原理一样,先指定一个行(Row),再指定一个列(Column),我们就可以准确地找到所需要的单元格,这就是内存芯片寻址的基本原理。
对于内存,这个单元格可称为存储单元,那么这个表格(存储阵列)就是逻辑Bank(LogicalBank,下面简称Bank)。
DDR3内部Bank示意图,这是一个NXN的阵列,B代表Bank地址编号,C代表列地址编号,R代表行地址编号。
如果寻址命令是B1、R2、C6,就能确定地址是图中红格的位置
目前DDR3内存芯片基本上都是8个Bank设计,也就是说一共有8个这样的“表格”。
寻址的流程也就是先指定Bank地址,再指定行地址,然后指列地址最终的确寻址单元。
目前DDR3系统而言,还存在物理Bank的概念,这是对内存子系统的一个相关术语,并不针对内存芯片。
内存为了保证CPU正常工作,必须一次传输完CPU在一个传输周期内所需要的数据。
而CPU在一个传输周期能接受的数据容量就是CPU数据总线的位宽,单位是bit(位)。
控制内存与CPU之间数据交换的北桥芯片也因此将内存总线的数据位宽等同于CPU数据总线的位宽,这个位宽就称为物理Bank(PhysicalBank,有的资料称之为Rank)的位宽。
目前这个位宽基本为64bit。
在实际工作中,Bank地址与相应的行地址是同时发出的,此时这个命令称之为“行激活”(RowActive)。
在此之后,将发送列地址寻址命令与具体的操作命令(是读还是写),这两个命令也是同时发出的,所以一般都会以“读/写命令”来表示列寻址。
根据相关的标准,从行有效到读/写命令发出之间的间隔被定义为tRCD,即RAStoCASDelay(RAS至CAS延迟,RAS就是行地址选通脉冲,CAS就是列地址选通脉冲),我们可以理解为行选通周期。
tRCD是DDR的一个重要时序参数,广义的tRCD以时钟周期(tCK,ClockTime)数为单位,比如tRCD=3,就代表延迟周期为两个时钟周期,具体到确切的时间,则要根据时钟频率而定,DDR3-800,tRCD=3,代表30ns的延迟。
图中显示的是tRCD=3
接下来,相关的列地址被选中之后,将会触发数据传输,但从存储单元中输出到真正出现在内存芯片的I/O接口之间还需要一定的时间(数据触发本身就有延迟,而且还需要进行信号放大),这段时间就是非常著名的CL(CASLatency,列地址脉冲选通潜伏期)。
CL的数值与tRCD一样,以时钟周期数表示。
如DDR3-800,时钟频率为100MHz,时钟周期为10ns,如果CL=2就意味着20ns的潜伏期。
不过CL只是针对读取操作。
由于芯片体积的原因,存储单元中的电容容量很小,所以信号要经过放大来保证其有效的识别性,这个放大/驱动工作由S-AMP负责,一个存储体对应一个S-AMP通道。
但它要有一个准备时间才能保证信号的发送强度(事前还要进行电压比较以进行逻辑电平的判断),因此从数据I/O总线上有数据输出之前的一个时钟上升沿开始,数据即已传向S-AMP,也就是说此时数据已经被触发,经过一定的驱动时间最终传向数据I/O总线进行输出,这段时间我们称之为tAC(AccessTimefromCLK,时钟触发后的访问时间)。
图中标准CL=2,tAC=1
目前内存的读写基本都是连续的,因为与CPU交换的数据量以一个CacheLine(即CPU内Cache的存储单位)的容量为准,一般为64字节。
而现有的Rank位宽为8字节(64bit),那么就要一次连续传输8次,这就涉及到我们也经常能遇到的突发传输的概念。
突发(Burst)是指在同一行中相邻的存储单元连续进行数据传输的方式,连续传输的周期数就是突发长度(BurstLengths,简称BL)。
在进行突发传输时,只要指定起始列地址与突发长度,内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。
这样,除了第一笔数据的传输需要若干个周期(主要是之前的延迟,一般的是tRCD+CL)外,其后每个数据只需一个周期的即可获得。
突发连续读取模式:
只要指定起始列地址与突发长度,后续的寻址与数据的读取自动进行,而只要控制好两段突发读取命令的间隔周期(与BL相同)即可做到连续的突发传输。
谈到了突发长度时。
如果BL=4,那么也就是说一次就传送4×64bit的数据。
但是,如果其中的第二笔数据是不需要的,怎么办?
还都传输吗?
为了屏蔽不需要的数据,人们采用了数据掩码(DataI/OMask,简称DQM)技术。
通过DQM,内存可以控制I/O端口取消哪些输出或输入的数据。
这里需要强调的是,在读取时,被屏蔽的数据仍然会从存储体传出,只是在“掩码逻辑单元”处被屏蔽。
DQM由北桥控制,为了精确屏蔽一个P-Bank位宽中的每个字节,每个DIMM有8个DQM信号线,每个信号针对一个字节。
这样,对于4bit位宽芯片,两个芯片共用一个DQM信号线,对于8bit位宽芯片,一个芯片占用一个DQM信号,而对于16bit位宽芯片,则需要两个DQM引脚。
在数据读取完之后,为了腾出读出放大器以供同一Bank内其他行的寻址并传输数据,内存芯片将进行预充电的操作来关闭当前工作行。
还是以上面那个Bank示意图为例。
当前寻址的存储单元是B1、R2、C6。
如果接下来的寻址命令是B1、R2、C4,则不用预充电,因为读出放大器正在为这一行服务。
但如果地址命令是B1、R4、C4,由于是同一Bank的不同行,那么就必须要先把R2关闭,才能对R4寻址。
从开始关闭现有的工作行,到可以打开新的工作行之间的间隔就是tRP(RowPrechargecommandPeriod,行预充电有效周期),单位也是时钟周期数。
在不同Bank间读写也是这样,先把原来数据写回,再激活新的Bank/Row。
数据选取脉冲(DQS)
DQS是DDR中的重要功能,它的功能主要用来在一个时钟周期内准确的区分出每个传输周期,并便于接收方准确接收数据。
每一颗芯片都有一个DQS信号线,它是双向的,在写入时它用来传送由北桥发来的DQS信号,读取时,则由芯片生成DQS向北桥发送。
完全可以说,它就是数据的同步信号。
在读取时,DQS与数据信号同时生成(也是在CK与CK#的交叉点)。
而DDR内存中的CL也就是从CAS发出到DQS生成的间隔,DQS生成时,芯片内部的预取已经完毕了,由于预取的原因,实际的数据传出可能会提前于DQS发生(数据提前于DQS传出)。
由于是并行传输,DDR内存对tAC也有一定的要求,对于DDR266,tAC的允许范围是±0.75ns,对于DDR333,则是±0.7ns,有关它们的时序图示见前文,其中CL里包含了一段DQS的导入期。
DQS在读取时与数据同步传输,那么接收时也是以DQS的上下沿为准吗?
不,如果以DQS的上下沿区分数据周期的危险很大。
由于芯片有预取的操作,所以输出时的同步很难控制,只能限制在一定的时间范围内,数据在各I/O端口的出现时间可能有快有慢,会与DQS有一定的间隔,这也就是为什么要有一个tAC规定的原因。
而在接收方,一切必须保证同步接收,不能有tAC之类的偏差。
这样在写入时,芯片不再自己生成DQS,而以发送方传来的DQS为基准,并相应延后一定的时间,在DQS的中部为数据周期的选取分割点(在读取时分割点就是上下沿),从这里分隔开两个传输周期。
这样做的好处是,由于各数据信号都会有一个逻辑电平保持周期,即使发送时不同步,在DQS上下沿时都处于保持周期中,此时数据接收触发的准确性无疑是最高的。
在写入时,以DQS的高/低电平期中部为数据周期分割点,而不是上/下沿,但数据的接收触发仍为DQS的上/下沿
3.容量的计算
上图为X8data的单颗DDR3架构图,行(Row)地址线复用14
根,列(Column)地址线复用10根,Bank数量为8个,IOBuffer通过8组数位线(DQ0-DQ7)来完成对外的通信,故此单颗DDR3芯片的容量为2的14次方乘2的10次方乘8乘8,结果为1Gbit,因为1B包含8bit,1GB/8=128MB。
如果我们要做成容量为1GB的内存条则需要8颗这样的DDR3内存芯片,每颗芯片含8根数位线(DQ0-DQ7)则总数宽为64bit,这样正好用了一个Rank。
假果还用128MB的DDR3芯片去做2GB内存条,结果就会有所不同。
我们最好选用4根数位线(DQ0-DQ3),数量是16颗,这样也是用了一个Rank。
在K2的项目中我们要做容量为8GB的内存条,则数量用64颗128M的DDR3,这样位宽高达64X4=256bit,要做成4个Rank。
4.下面我们来介绍一下DDR3的工作情况和一些基本command
内存要保存信息就要不断的refresh,
refresh操作与预充电操作一样,都是用S-AMP先读再写。
预充电是对一个或所有Bank中的工作行操作,并且是不定期的,而refresh则是有固定的周期,依次对所有行进行操作,以保留那些久久没经历重写的存储体中的数据。
但与所有BankPrecharge不同的是,这里的行是指所有Bank中地址相同的行,而Precharge中各Bank中的工作行地址并不是一定是相同的。
refresh操作分为两种:
(AutoRefresh,简称AR)与(SelfRefresh,简称SR)。
不论是何种refresh方式,都不需要外部提供行地址信息,因为这是一个内部的自动操作。
对于AR,SDRAM内部有一个行地址生成器(也称refresh计数器)用来自动的依次生成行地址。
refresh涉及到所有Bank,因此在refresh过程中,所有Bank都停止工作,而每次refresh所占用的时间为9个时钟周期(PC133标准),之后就可进入正常的工作状态,也就是说在这9个时钟期间内,所有工作指令只能等待而无法执行。
显然,refresh操作肯定会对SDRAM的性能造成影响,但这是没办法的事情,也是DRAM相对于SRAM(静态内存,无需刷新仍能保留数据)取得成本优势的同时所付出的代价。
SR则主要用于休眠模式低功耗状态下的数据保存,这方面最著名的应用就是STR(SuspendtoRAM,休眠挂起于内存)。
在发出AR命令时,将CKE置于无效状态,就进入了SR模式,此时不再依靠系统时钟工作,而是根据内部的时钟进行refresh操作。
在SR期间除了CKE之外的所有外部信号都是无效的,只有重新使CKE有效才能退出自refresh模式并进入正常操作状态。
重置(Reset)是DDR3新增的一项重要功能,将使DDR3的初始化处理变得简单。
当Reset命令有效时,DDR3内存将停止所有的操作,并切换至最少量活动的状态,以节约电力。
在Reset期间,DDR3内存将关闭内在的大部分功能,所以有数据接收与发送器都将关闭。
所有内部的程序装置将复位,DLL(延迟锁定回路)与时钟电路将停止工作,而且不理睬数据总线上的任何动静,将使DDR3达到最节省电力的目的。
上表中MRS可以设置Mode寄存器值
以上图为例CS#,RAS#,CAS#,WE#为L,L,H,H。
则指令为Row/BankActive;随后CS#拉高,command无效,在第4个时钟周期这4个信号变为L,H,L,H,对照表格,指令为Read,经过几个时钟周期延迟,在3CLK后读数据。