1100CDMA设计开发部电路设计规范.docx
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1100CDMA设计开发部电路设计规范
CDMA事业部设计开发部
电路设计规范
版本：
2.0
修订日期：
2005年11月
中兴通讯股份有限公司
版本变更说明
版本号
变更日期
变更内容简述
备注
1.0
2003.11
《SchematicChecklist》初稿
2.0
2005.11
重新整理编撰
关于本文档
中兴通讯股份有限公司CDMA事业部设计开发部《电路设计规范》（以下简称《规范》）为原理图设计规范文档。
本文档规定和推荐了CDMA设计开发部在原理图设计中需要注意的一些事项，目的是使设计规范化，并通过将经验固化为规范的方式，避免设计过程中错误的发生，最终提高产品质量。
使用方法
《规范》制图部分以Cadence平台ConceptHDL原理图工具为依据，但其大部分内容不局限于该工具的约束。
《规范》总体上由检查条目、详细说明、附录3部分构成。
“检查条目”部分浓缩了各种规范条款和经验，以简明扼要的形式加以描述。
对部分条目内容，在“详细说明”部分进行了解释和举例，通过Ctrl–左键点击可以跟踪到相应位置。
建议在阅读条目的同时，对详细说明进行阅读，理解检查项的意义，并主动避免异常出现。
《规范》中检查项共有三种等级：
“规定”，“推荐”和“提示”。
标记为“规定”的条目在设计中必须遵守，如果因为设计实际需要不能遵守其中某些条款，则必须进行说明并经过评审确认。
说明文档同原理图评审异常记录、原理图一同基线。
标记为“推荐”的条目为根据一般情况推荐遵守的内容。
建议开发工程师在设计时阅读推荐该部分的内容和说明，根据实际设计情况选择恰当的设计实现。
标记为“提示”的条目，一般是难以从原理图角度检查的问题和很难有结论的问题，不做规范约束，提醒开发工程师在设计中注意相关问题，避免出错。
《规范》只能涵盖硬件原理图设计中已知的常见问题，所以在开发过程和评审/走查过程中不排除《规范》之外的设计异常，开发/评审人员应该根据经验对这些问题进行处理。
在开发过程中使用
硬件开发工程师必须了解《规范》的内容并在开发中遵循《规范》的指导，在设计完成之后要进行自查。
在同行评审/走查过程中使用
规范的检查条目部分抽出单独成为《原理图检查单》，评审人员必须了解《规范》并按照《检查单》的每一条目对原理图进行检查。
培训中使用
《规范》中包含了大量设计开发部积累的硬件开发知识和经验，可以作为学习使用。
硬件工程师可以学习并掌握检查条目的内容以及对条目的详细说明，学习部门经验。
修订
本文档在编写和积累过程中不可避免的有疏漏和错误之处，同时产品开发、归档的规范也可能发生变化。
如果发现本文档中有错误、遗漏、不可实施等各类问题，应在ClearQuest上直接提出故障项（提变更库中提文档故障，选择3G硬件平台），跟踪解决。
第一部分检查条目
1.原理图制图规范
编号
级别
条目内容
备注
1
规定
原理图必须采用公司统一原理图库。
2
规定
原理图应采用0.100栅格
3
规定
原理图正文字体设置参照原理图设计规范，采用默认设置。
说明文字为82mil，管脚号为66mil。
4
规定
原理图封面字体应调整到与栏目字体基本等大（建议使用180mil字体）。
5
规定
原理图首页放置ZTE_Cover_A4做为封面，不加图框。
模块电路不加封面
6
规定
原理图除首页之外，一律采用ZTE_frameA4或者ZTE_frameA4plus图框。
只有在元器件符号很大，无法在图框中摆放的情况下方可以选用ZTE_frameA3图框。
7
规定
原理图首页封面Checked，Normalized和Approved三项不填写，其他条目需要正确填写。
模块电路无封面
8
规定
原理图各页图框上除了Checked一项外，均须正确填写。
填写的内容和页码、总页数等信息应以规定的用户变量（CustomerText）进行标注。
模块电路除外
9
规定
除封面页，每一页左下角应该采用环境变量注明修改日期；除封面和目录页之外，每页的左下角标注本页的功能说明。
10
规定
原理图必须署名。
多人设计原理图应在相应页码署各自的名字；封面签署单板负责人姓名。
署名采用汉语拼音，大写字母，姓在前，名在后，以一个英文空格符隔开。
对于改版、借鉴的原理图，签署最后一次修改者的姓名并由其对原理图质量负责。
11
提示
放置一个Standard库中的ZTE_frameA4plus图框，以用户变量的形式正确填写所有内容，包括说明、日期等信息，其他页拷贝该页内容可以加快工作速度，并使各页保持一致。
12
推荐
目录页放置2个Contents框，左侧为目录，右侧为模块调用情况。
两框应水平方向应对齐。
如果原理图页数较多，目录页只写目录，增加目录页说明模块调用情况。
13
推荐
原理图各页内容依次为：
封面、目录、电源、时钟、CPU、存储器、逻辑、背板（母板）接口等。
14
规定
每页内容紧凑但不杂乱、拥挤。
15
规定
原理图上所有的文字方向应该统一，文字的上方应该朝向原理图的上方（正放文字）或左方（侧放文字）。
16
规定
原理图上的各种标注应清晰，不允许文字重叠。
交叉标注另行规定
17
规定
各个芯片的局部去耦电容应和芯片布在同一页面或者就近放在下一页面上，并增加说明；多个器件的去耦电容共用一页图纸时，应标注去耦电容是为哪个器件放置；全局去耦（旁路）电容可以在电源部分或者原理图最后部分放置，并增加“GLOBEDECOUPLING”字样说明。
18
规定
仅和芯片相关的上拉或下拉电阻等器件，建议放置在芯片附近。
19
规定
电阻（电阻网络除外）、电容（电容网络除外）、电感的管脚标注，器件的path信息等不必要信息不要显示。
20
规定
元器件的位号要显示在该元件的附近位置，不应引起歧义。
21
规定
芯片的型号和管脚标注，精密电阻、大功率电阻、极性电容、高耐压电容、共模电感、变压器、晶振，保险丝等有特殊要求的器件参数要显示出来，LED应标示型号或颜色。
22
规定
差分信号规定使用“+/-”符号，“+/-”可以在网络名的中间或末尾。
23
推荐
无特殊要求（例如系统方案命名需求）差分信号以“+/-”结尾。
24
规定
E1信号线采用TIP来表示同轴电缆芯线（双绞线的+），用RING来表示同轴电缆屏蔽层（双绞线的-）。
25
规定
有确定含义的低电平有效信号采用*或者_N（引入逻辑的需要用_N）后缀结尾。
“有确定含义”包括但不限于如下信号：
片选，读写，控制，使能。
26
规定
所有的时钟网络要有网络标号，以CLK字符结尾，以便于SI分析、PCB布线和检查；非时钟信号禁止以CLK等时钟信号命名后缀结尾。
时钟信号命名应体现出时钟频率信息。
27
规定
采用串联端接的信号（包括时钟），串阻在原理图上应就近放置于驱动器的输出端。
串阻和驱动器之间不放置网络标号，串阻后的网络进行命名（时钟信号必须命名并满足时钟信号的命名规范）。
28
规定
所有单板内部电源网络的命名都必须采用“VCC”开头，单板接口电源的定义和系统定义保持统一。
29
规定
经过滤波的电源必须命名，命名也必须以“VCC”开头。
30
规定
在PCB布线时有特殊要求的网络要定义网络名，推荐在原理图上注明要求。
31
推荐
全局电源和地应调用原理图库中的符号。
32
规定
确认多个部分组成的器件原理图库，在打包过程中位号正确，没有出现错位等现象。
33
推荐
不推荐使用“Location”硬属性解决位号错位问题。
34
规定
使用Alias连接的网络，必须使用网络标号的方式进行连接，不能使用连线（wire）进行连接。
35
规定
禁止使用SIZE属性放置多个器件，例如测试点、去耦电容、光学定位点等。
36
规定
所有出页网络应放置出页符offpage/offpg，出页符的方向应和信号流向一致。
原理图必须进行交叉标注。
除总线等字符太多无法调整的网络之外，交叉标注的字符不应重叠。
37
规定
offpage/offpg符号的调用，应根据信号流向采用正确的符号，不应将符号进行翻转、镜像后使用。
38
推荐
Offpage/offpg符号和交叉标注文字应尽量对齐。
39
器件管脚上的引线，应引出后再分叉，不得直接在器件管脚上分叉。
40
规定
兼容设计、料单可配置部分、调试用最终不安装部分器件，应在原理图上注明。
41
规定
原理图中的实现与设计说明中的描述一致。
信号的命名应有意义。
逻辑芯片管脚命名与设计说明、逻辑设计说明文档一致。
建议信号命名尽量和有意义的芯片管脚命名一致。
42
规定
提供各单点网络列表和未连接管脚列表，并一一确认
43
提示
采用Cadence提供的工具对原理图和PCB的网表一致性进行检查。
44
推荐
原理图打印为PDF文件时，推荐使用Arial字体。
45
规定
模块电路不加封面和目录页。
46
规定
模块电路内部位号禁止使用硬属性。
47
规定
模块电路使用Standard库中的inport，outport和ioport和顶层相连。
48
规定
模块电路设计其他规范待添加
规定
2.电路设计
2.1通用要求
编号
级别
条目内容
备注
1
规定
单板网络的连接必须正确无误。
（个人自查）
2
规定
器件之间的接口电平匹配。
3
规定
PECL到LVPECL的接口使用交流耦合（直流平衡情况）或3电阻端接。
采用交流耦合作热拔插时需注意防止因电容积累电荷放电导致器件损伤，可在电容与单板输入/输出接口采用大电阻下拉。
4
规定
单板热拔插对外接口器件选型必须能够满足热拔插要求。
5
规定
热拔插接口设计，选用的器件内部不允许有从端口对电源的二极管钳位保护网络。
6
提示
在不同电平接口时利用钳位二极管实现接口，需要考虑限制电流。
7
规定
差分信号应考虑Failsafe功能。
8
提示
了解CMOS器件的闩锁现象，选用不易发生闩锁的器件。
（一般要求Latch-UpPerformanceExceeds100mAPerJESD78,ClassII。
）
9
规定
器件工作速率符合设计要求。
10
推荐
在满足系统性能要求的情况下，尽量降低信号的速率，采用慢速器件。
11
规定
凡公司、事业部、部门有模块电路、通用电路，能够满足设计要求者，无特殊原因一律采用模块电路。
优先选用公司级模块电路。
12
规定
无模块电路可以调用，但是产品约定设计方式或者器件者，无特殊原因一律按照产品约定进行设计。
13
规定
相同功能的电路，如无特殊要求应采用相同的电路和器件。
14
规定
使用同一个物料代码下有多个器件，确认每一种器件的能够满足应用要求。
15
规定
单板上所有有复位管脚的芯片，要求复位脚软件可控。
16
推荐
CPU等的控制信号应使用上/下拉电阻保证上电时的状态确定。
17
推荐
初次设计CPU、DSP和ASIC的配置管脚的上拉或下拉状态尽量设计成可调。
18
提示
阅读器件手册时，应该到器件厂商网站上寻找最新版本，并了解其版本变更历史和查阅最新版本勘误表。
19
规定
对于设计中的可配置部分（包括为调试设计而最终不安装的部分），必须注明本板在线运行和调试使用的所有配置方式。
20
规定
要考虑器件输出或驱动器输出的驱动能力，等效负载不能超过器件的驱动能力的80%。
21
规定
MCU串口信号经芯片驱动后，将收发信号和地引到预留的3Pin插座
22
规定
单板3PinRS-232串口插座统一定义为：
Pin1—本地发送Tx；Pin2—地线；Pin3—本地接收Rx。
23
规定
通用件率满足事业部通用件率的要求：
新板满足90%，改版满足80%。
优先选用部门推荐的公用器件。
24
规定
25
规定
2.2逻辑器件应用
编号
级别
条目内容
备注
1
规定
不带内部上下拉和总线保持功能的CMOS/BiCMOS器件，未用输入端严禁悬空，必须通过电阻进行上拉或下拉处理。
2
规定
单板带有可以裁减部分，原理图中部分器件可能不焊接时，需要确保这些器件不焊接不会导致其他器件的输入端悬空。
3
规定
逻辑器件不用的引脚或者固定电平的信号如需预置电平处理，必须通过电阻上拉或者下拉，不允许直接接电源或地。
4
规定
对器件未用输入端进行上拉或下拉处理，必须满足可测试性设计要求。
5
规定
中断信号要通过上拉或下拉来使中断信号处在默认的非触发态。
器件手册规定优先
6
规定
多级具有上电3态的器件级联驱动信号时，如果信号上电过程要求确定电平，则各级输入端都必须采用上拉或下拉电阻确定状态。
7
规定
采用具有上电3态的器件驱动背板输入控制信号，如果该信号上电后立刻需要读取且不受上电复位控制（例如单片机ISP模块中的背板复位信号和下载使能信号），则必须采用电阻置初始电平。
8
规定
信号线上的上拉或下拉电阻能够满足可靠预置电平要求。
9
推荐
对于CMOS器件，如无特殊要求单个管脚的上拉或下拉可以取10k，多个管脚或其他具体情况可以参见下面的条目和以及进行计算确定。
10
规定
对使能内部上拉的ISPMACH4000型EPLD，以及和Cyclone型FPGA通用IO管脚连接的网络，下拉电阻采用1K，上拉电阻可选择10K。
11
推荐
数据总线的下拉不宜使用太大的电阻，推荐使用1K。
12
规定
OSC的ST_N管脚应该加上拉电阻（推荐值为1k，建议直接调用晶振滤波模块电路）。
13
规定
对背板输出的驱动器，如果其OE端需要控制，应采用电阻设置为输出无效状态。
对于常见的244器件，OE*应该采用电阻上拉。
14
规定
参照器件的Datasheet将所有控制脚通过电阻进行上拉或下拉，特别是芯片的OE/CE端。
15
规定
Enable、Set、Reset、Clear和三态器件输出的上拉、下拉正确
16
推荐
上下拉电阻放在接收端器件处。
对于1个驱动多个接收的网络，非特殊需要只放置1个上下拉电阻。
若接收器件全部放置在同一页面，在接收器页面放置上下拉电阻；若接收器件分布在不同页面上，在驱动器端放置上下拉电阻。
17
规定
避免使用一个排阻同时对信号进行上拉和下拉。
18
规定
如果总线可能处于浮空状态，那么总线需要有上拉电阻或下拉电阻，保证在没有器件占用总线时，总线能处于一个有效电平，以降低器件功耗和干扰。
19
规定
UART器件16C55X，如果不使用其DSR、DCD、CTS信号，需要进行下拉，使信号为有效状态，避免自动流控制的器件不能正常工作。
20
规定
PCI的三态和OD、OC信号要有上拉。
21
规定
PCI总线设计中FRAME#,TRDY#,IRDY#,DEVSEL#,STOP#,SERR#,PERR#,LOCK#，INTx#，REQ64#和ACK64#等信号需要采用合适的电阻进行上拉处理。
上拉的阻值须依照负载情况计算。
22
规定
避免输入信号的缓慢变化（如按键复位信号），对缓慢变化的信号需要使用施密特触发器输入的器件进行驱动。
23
规定
设计中应防止上电及正常工作时出现总线冲突。
对于可能出现冲突的情况，应采用互斥设计，确保不会因为软件问题导致冲突。
24
规定
和背板直接相连的驱动器必须满足热拔插要求（我们要求有OE端控制，上电三态、关断电流控制）。
25
推荐
MCS-51单片机的总线及端口需要加驱动。
驱动器选型禁止采用总线保持器件或者内置下拉电阻的器件。
26
推荐
原则上不推荐使用总线保持器件或者启用可编程器件的总线保持功能。
27
推荐
具有BUS-HOLD特性的器件，通过外接上拉或下拉电阻实现状态预置时，电阻取值不宜过多于3K，推荐采用1K电阻。
28
提示
BUSHOLD器件，不论其输出端口处于何种状态，其输入端口的BUSHOLD特性一直有效。
对于双向器件，其两个方向端口在输出高阻态下输入BusHold特性一直有效。
29
规定
与背板相连的普通逻辑电平信号，如非特别要求，需要采用串接电阻；背板输入的信号，为防止当发送端关断、未插、掉电时悬空，应采用上拉或下拉电阻，选择上拉还是下拉的原则是一块板的局部失效不会对其他板产生严重影响。
信号完整性优先
30
推荐
一般情况下背板接口输出串联电阻选取33.2欧姆（或33欧姆排阻），输入串联电阻选择100欧姆电阻或者排阻。
对于既有输出又有输入的信号，如果单板布线布局困难，可以考虑采用一个33欧姆电阻；对于总线型拓扑负载多于4个时，应根据SI仿真测试结果选取电阻；对于需要把发送到背板的信号收回来的拓扑，必须在33驱动器输出端直接输入，不得在33欧姆电阻后接收。
信号完整性优先
31
推荐
背板输入信号缓冲器应用下拉电阻和串阻。
背板输入信号缓冲器下拉电阻取10K，串阻取100欧姆。
背板输入信号缓冲器输入先下拉再经过串阻，设计上会具有更大的灵活性。
设计中应严格遵守产品设计约定。
32
推荐
对于总线保持器件或者输入内置上下拉的器件，未用输入管脚悬空处理。
2.3时钟设计
编号
级别
条目内容
备注
1
规定
对于输出多于5个的时钟驱动芯片，电源推荐采用磁珠滤波，磁珠后应该添加电解电容和足够的陶瓷去耦电容，布局时推荐局部铺一小块铜皮。
2
推荐
时钟芯片的电源和地参考器件手册处理。
对锁相环电源采用磁珠滤波的，磁珠后应该采用多级陶瓷去耦电容以保证电源低阻抗。
3
推荐
单板50MHz以上时钟驱动器件未用管脚，备用放置不大于15pF的电容接地平面。
该电容缺省不焊，如果EMC测试高频辐射超标，可以焊上调试。
参见说明
4
推荐
时钟驱动器件未用管脚对平面电阻/电容采用分立器件，不得使用排阻排容。
5
规定
时钟信号网络必须采用合适的端接方式。
6
推荐
时钟网络推荐采用点对点，源端端接方式。
7
规定
当接口标准或器件对时钟网络等布线有要求时，依照接口标准或器件要求执行。
8
规定
锁相环串联使用，须注意不会引发谐振。
9
推荐
不推荐使用多通道输入时钟驱动器驱动不同时钟。
10
推荐
板间传输的时钟信号，上单板后在时钟的输入端备用去回钩电容。
11
推荐
子卡与母板间传输的时钟，应保证子卡不在位时，时钟输入不悬空，时钟的输出有匹配。
12
推荐
对于VCXO，如果要求宽的牵引范围（如±90ppm），不要选用3次泛音晶振。
2.4保护器件应用
编号
级别
条目内容
备注
1
规定
TVS管的最大钳位电压VCMAX应不大于电路的最大允许安全电压。
2
规定
TVS管的最大反向工作电压VRWM应不低于电路的最大工作电压，一般可选VRWM为电路最高工作电压的1.1~1.2倍。
3
规定
TVS管的额定最大脉冲功率必须大于电路中出现的最大瞬态浪涌功率。
4
规定
对于高速链路，需要考虑TVS管结电容的要求
5
规定
注意单向和双向TVS管的选择。
6
规定
在RS-232链路中必须采用双向TVS管。
TVS管放在信号线串联电阻外侧，单板入口处；串联电阻靠近232接口器件放置。
7
规定
TVS器件的选型时要考虑器件的响应时间满足要求。
8
规定
当TVS和压敏电阻联合使用进行浪涌保护时，压敏电阻的压敏电压要低于TVS的钳位电压VC。
9
规定
保护器件应与被保护器件接在相同的地平面。
如采用变压器隔离，隔离变压器初次级两侧的器件要分别接对应的参考地。
10
规定
PTC与TVS配合使用时，PTC要能及时动作，对TVS进行过流保护，同时，PTC本身也要能够满足工作电压的要求。
11
规定
对于需要出机框的信号线（例如勤务电话、网线、E1线、232、485等等），需要添加保护电路或者进行隔离；对于在机架内部的信号线一般不需要添加保护电路。
2.5可编程逻辑器件
编号
级别
条目内容
备注
1
推荐
FPGA的LE资源利用率要保证在50%～80%之间，EPLD的MC资源的利用率要保证在50%～90%之间。
对于FPGA中的锁相环、RAM、乘法器、DSP单元、CPU核等资源，经过精确预算，允许使用到100%。
2
推荐
预留一定数量的测试IO（一般推荐不小于实际使用的IO数的10%），测试IO中要有一定量（不少于40%）要连接在测试针上。
根据逻辑的复杂程度和管脚占用情况、版面紧凑程度可以斟酌安排。
第一版测试针可以多留一些，稳定之后的版本可以少一些。
3
规定
可编程逻辑器件的输入时钟至少有一个本地的不间断时钟。
CPU接口等部分的设计，必须采用本地时钟完成。
4
规定
对于逻辑芯片的输入时钟，如果使用内部锁相环，必须保证时钟的输入频率、占空比、抖动、输出频率满足锁相环要求。
锁相环电路尽量按照芯片提供的参考电路设计。
5
规定
对于可编程逻辑器件的悬空管脚（包括测试管脚、设计裁减导致的悬空输入等），必须确认其在正常工作中不能悬空。
6
推荐
LatticeISPMach4000系列器件，建议使能内部上拉，外部上拉采用10K，下拉采用1K设计。
参考上下拉部分规范
7
推荐
一般情况下，Cyclone器件外围上拉可采用10K，下拉采用1K设计，避免下载之前出现不定态电平。
参考上下拉部分规范
8
提示
Cyclone器件设计时应对可能悬空的输出管脚使能内部上拉。
9
规定
PLD设计中，不推荐使用可编程的总线保持功能。
10
规定
EPLD/FPGA的专用输入管脚（时钟输入管脚）不要悬空
11
规定
FPGA的Done指示管脚（包括Conf_Done和Init_Done信号）需要被监控。
12
规定
不要用特殊管脚当做普通的IO使用。
13
规定
FPGA全局时钟输入必须从全局时钟输入管脚引入；其他时钟信号也应尽量从专用时钟输入管脚引入；全局复位以及其他全局信号尽量从专用的全局引脚引入。
14
规定
逻辑芯片的nConfig、Conf_Done和nStatus管脚应上拉，电阻选择参考手册规定。
15
推荐
为了防止FPGA的nConfig信号受到毛刺干扰，导致逻辑芯片异常掉逻辑，可在nConfig管脚加一个RC电路。
RC电路靠近FPGA防止
16
规定
对于采用A
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