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uvm实战学习笔记

《UVM实战（卷1）》学习笔记

看了第1/2/3/4/5/6/8/9.1这几个章节。

第一章是综述，第二章是一个具体的例子，学习笔记从第三章相关内容开始。

我个人觉得UVM重要的部分（特点的部分）：

1）factory机制（overrideconfig_db）

2）TLM传递

3）phase机制

4）sequence-sequencer以及virtualseq/sqr

内容中的截图基本来自于UVM源代码、书自带的例子和《uvm1.1应用指南及源代码分析》

这个PDF里的。

需要结合书（《UVM实战（卷1）》第1版）来看这个笔记。

第3章UVM基础

3.1uvm_component和uvm_object

常用的类名字：

这个图是从作者张强的《uvm1.1应用指南及源代码分析》里截得，不如书上3.1.1里的图好。

uvm_sequencer也是代码里必须有的，所以我加了uvm_sequencer

uvm_void是一个空的虚类。

在src/base/uvm_misc.svh中定义：

红框的是我们搭testbench的时候用的比较多的基类。

常用的uvm_object派生类：

sequencer给driver的transaction要派生自uvm_sequence_item，不要派生自

uvm_transaction

所有的sequence要派生自uvm_sequence或者uvm_sequence的派生类，可以理解为

sequence是sequence_item的组合（集合）。

driver向sequencer索要item，sequencer检查

是否有sequence要发送item，当发现有item待发送时，就把这个item发给driver.

常用的uvm_component派生类：

所有的driver要派生自uvm_driver.driver用来把sequence_item中的信息驱动到

DUT端口上，从transaction-level向signal-level的转换。

uvm_driver需要参数（REQRSP），

比uvm_component增加了几个成员。

重要的是seq_item_port和req/rsp.

（src/comps/uvm_driver.svh）

monitor/scoreboard派生自uvm_monitor和uvm_scoreboard，但是uvm_monitor和

uvm_scoreboard并没有在uvm_component基础上做扩展。

src/comps/uvm_monitor.svh

sequencer要派生自uvm_sequencer.sequencer做了很多扩展，但是如果我们自己写的

sequencer里没有增加成员的话，可以直接写如下代码：

typedefuvm_sequencer#（传递的sequence_item类名）sequencer类名;

因为sequencer在agent中例化，所以一般写在agent类文件里。

reference_model派生自uvm_component.

agent要派生自uvm_agent.uvm_agent里多了一个is_active的成员。

一般根据这个active

来决定是否实例化driver和sequencer.is_active变量的数值需要在env的build_phase里设

置完成（可以直接设置，也可以用uvm_config_db#（int）:

:

set）。

env要派生自uvm_env.uvm_env没有对uvm_component扩展。

src/comps/uvm_env.svh

所有的test都要派生自uvm_test或者它的派生类。

uvm_test也没扩展

src/comps/uvm_test.svh

uvm_object和uvm_component的macro

macro非常重要，事关把这些类的对象注册到factory机制中去。

uvm_objectmacro

1）对于uvm_sequence_item就统一用（假设不用parameter）：

`uvm_object_utils_begin（item类名）

⋯.field_automation⋯

`uvm_object_utils_end

2）对于uvm_sequence，要加上

`uvm_object_utils（sequence类名）

可能还需要`uvm_declare_p_sequencer（sequencer类名）的声明

uvm_componentmacro

对于drivermonitorreference_modelscoreboardsequencercaseagentenv这些

uvm_component派生类都要加上：

`uvm_component_utils（类名）

uvm_component里的成员也可以像uvm_object里成员一样，用field_automation机制。

field_automation机制：

对于uvm_object派生类来说，field_automation机制让对象自动有的copycompareprintpack

unpack等函数，简化了实现uvm_component派生类里一些function/task的工作量

对于uvm_component派生类来说，field_automation机制最重要的是可以在build_phase中

自动获取uvm_config_db#（）:

:

set（）的数值（必须加super.build_phase（phase））----也就是不用

写uvm_config_db#（）:

:

get（）

注意：

field_automation的macro的类型要和uvm_config_db的参数类型一致：

如下示例代码，field_intvsuvm_config_db#（bit[47:

0]）这个时候super.build_phase（）是不起

作用的。

想要起作用的话，需要用

clone=new+copy源代码中可以看到clone函数一上来会做一次create，然后调copy函数

src/base/uvm_object.svh

3.2UVM的树形结构

uvm_component的new/create要注意第一个参数是名字，第二个参数是parent指针。

UVM真正的树根是“uvm_top”.根据上面这个树结构，可以看出一个个component

的parent是什么。

uvm_top的parent是null。

当一个component在实例化的时候，如果

parent参数设成null，那么parent参数会被仿真器自动设置成uvm_root的实例uvm_top.

在6.6.1章节里也提到了，sequence在uvm_config_db#（）：

：

get（）的时候，第一个参

数设成“null”，实际就是uvm_root:

:

get（）3.5.1章节也提到了这个

层次结构函数：

get_parent（）get_child（stringname）这两个分别获取parent指针和指定名字的child指针。

get_children（refuvm_componentchildren[$]）获取所有的child指针

get_num_children（）获取child个数

get_first_child（refstringname）get_next_child（refstringname）获取child的名字（反映到string

name上），返回值是0/1两种情况

应用参考代码如下（改动的2.5.2例子中的my_agent.sv）：

注意：

上述代码是在connet_phase中实现的。

上述代码的打印结果如下：

my_agent'snameisuvm_test_top.env.i_agt,parent'sfullpathisuvm_test_top.env,childrennum

is3

uvm_test_top.env.i_agt0child:

drv-->fullpath:

uvm_test_top.env.i_agt.drv

uvm_test_top.env.i_agt1child:

mon-->fullpath:

uvm_test_top.env.i_agt.mon

uvm_test_top.env.i_agt2child:

sqr-->fullpath:

uvm_test_top.env.i_agt.sqr

Thisshouldbei_agt.my_agent'snameisuvm_test_top.env.i_agt

uvm_test_top.env.i_agtfirstchildnameisdrv

uvm_test_top.env.i_agtnextchildnameismon

uvm_test_top.env.i_agtnextchildnameissqr

my_agent'snameisuvm_test_top.env.o_agt,parent'sfullpathisuvm_test_top.env,children

numis1

uvm_test_top.env.o_agt0child:

mon-->fullpath:

uvm_test_top.env.o_agt.mon

UVM_WARNING/tools/synopsys/vcs/G-2012.09/etc/uvm/src/base/uvm_component.svh（1846）

@0:

uvm_test_top.env.o_agt[NOCHILD]Componentwithname'drv'isnotachildofcomponent

'uvm_test_top.env.o_agt'

Thisshouldbeo_agt.my_agent'snameisuvm_test_top.env.o_agt

uvm_test_top.env.o_agtfirstchildnameismon

3.3fieldautomation机制

注意数组类型的fieldmacro比一般的要少real和event的macro.一般的对于enum类型有

3个参数，而数组的只有2个参数。

联合数组的macro比较多

常用函数需要注意packunpackpack_bytesunpack_bytespack_intsunpack_ints返回值都是

bit个数。

field-automation标记位

17bit中bit0copybit1no_copybit2comparebit3no_comparebit4print

bit5no_printbit6recordbit7no_recordbit8packbit9no_pack

UVM_ALL_ON是‘b000000101010101

UVM_ALL_ON|UVM_NO_PACK这样就会忽略掉packbit

field-automation的macro可以和if结合起来，参考3.3.4的代码

`uvm_object_utils_begin（my_transaction）

`uvm_field_int（dmac,UVM_ALL_ON）

`uvm_field_int（smac,UVM_ALL_ON）

if（is_vlan）begin

`uvm_field_int（vlan_info1,UVM_ALL_ON）

`uvm_field_int（vlan_info2,UVM_ALL_ON）

`uvm_field_int（vlan_info3,UVM_ALL_ON）

`uvm_field_int（vlan_info4,UVM_ALL_ON）

end

`uvm_field_int（ether_type,UVM_ALL_ON）

`uvm_field_array_int（pload,UVM_ALL_ON）

`uvm_field_int（crc,UVM_ALL_ON|UVM_NOPACK）

`uvm_field_int（is_vlan,UVM_ALL_ON|UVM_NOPACK）

`uvm_object_utils_end

这个is_vlan变量可以在sequence里约束成0或1，来实现vlan或非vlan

ps：

我觉得这个地方代码其实写成像3.3.3里的有一个crc_error的randbit的更合理一些。

然后crc_error是UVM_ALL_ON|UVM_NOPACK，而crc是UVM_ALL_ON

3.4UVM打印信息控制

get_report_verbosity_level（）

set_report_verbosity_level（UVM_HIGH）只对当前调用的component起作用

set_report_verbosity_level_hier（UVM_HIGH）对当前及下面所有的component起作用

simv+UVM_VERBOSITY=UVM_HIGH命令行方式------我觉得用这个就可以了

重载打印信息：

set_report_severity_override（UVM_WARNING,UVM_ERROR）;

上述函数都是在connect_phase及后面的phase使用

设置UVM_ERROR到达一定数量结束仿真

set_report_max_quit_count（int）设成0就是无论多少error都不退出

get_report_max_quit_count（）返回如果是0，说明无论多少error都不退出

设置在main_phase前调用。

simv+UVM_MAX_QUIT_COUNT=10

3.4.43.4.53.4.63.4.7我觉得应该用不大到，就不做笔记了

3.5config_db机制

uvm_config_db#（类型）:

:

set/get（component指针,”⋯,””变量名字”，para4）

都是4个参数：

第一个参数是一个component指针，如果是null的话，相当于uvm_root:

:

get（）

第二个参数是个路径字符串，第一和第二两个参数组和成一个完整的路径

第三个参数对于set、get要完全一致，是变量名字

set的para4是数值，get的para4是变量

component中的成员变量如果：

1）component用uvm_component_utils宏注册

2）变量用field-automation宏注册

3）component的build_phase函数里有super.build_phase（phase）

那么可以省略get语句

跨层次多重set的时候，看set的第一个参数，层级越高，优先级越高。

调用set的时候，第一个参数尽量使用this

同层次设置的时候是时间优先

非直线设置的时候注意第一和第二参数的使用，如果需要parent指针，则要用this.m_parent

config_db机制支持通配符，但是作者不推荐使用通配符。

但是在对sequence的成员set

的时候需要用通配符（6.6.1章节）。

使用如下函数调试config_db

check_config_usage（）print_config（1/0）这两个函数在connect_phase函数中调

simv+UVM_CONFIG_DB_TRACE

注意：

第二个参数设置错误不会报错！

！

-------config_db机制务必要注意参数的书写。

第4章UVM中的TLM1.0通信

TLM是TransactionLevelModeling缩写

这章要搞清楚portexportimpfifo以及几种操作function/task和对应component中要实现

的function/task

下面的箭头方向都是控制流的方向，不是数据流方向。

我觉得作为一个VMM用户会觉得TLM有点难理解，总想用VMM_CHANNEL去套，结果把

自己搞晕。

像port等其实是调imp所在component的task/function.

我看UVM源代码里有一个uvm_seq_item_pull_port的class，它的基类是uvm_port_base.在

uvm_driver的成员seq_item_port就是这个类型的。

与它对应的是uvm_seq_item_pull_imp，

uvm_sequencer的成员seq_item_export就是这种类型。

在my_agent.sv中会connect它们。

4.2端口互连

port是动作的发起者，export是动作接收者，但是需要以一个imp来结束。

可以portexportimpportportimp也可以portimpexportimp

portimp用的较多，portportimp可以用port指针赋值来实现portport（4.3.2章节）

操作：

putget/peektransport,transport相当于一次put+一次get

peek和get的不同（4.3.4章节）:

使用uvm_tlm_analysis_fifo的时候，get任务会使fifo中

少一个transaction；而peek任务是fifo把transaction复制一份发出，内部缓存中的transaction

不会减少。

-----一般情况下peek完以后，还得调get。

上述操作都有阻塞和非阻塞之分。

portexportimp的类型也有blocking和nonblocking之分。

port/export/imp类型：

put/get/peek/get_peek/transportblocking/nonblocking/不区分

blocking-nonblocking之分

imp要多一个参数，除了声明transaction类型（或者REQRSP类型）以外，还要声明实现这

个接口的component

connect的一定是同类型的port/export/imp

TLM的关键在于“与imp对应的component中task/function的实现”。

假设A_port.connect（B_imp）,那么需要实现的task/function为：

A_portB_impTask/functionFunction

uvm_blocking_put_portuvm_blocking_put_impput

nonblocking_putnonblocking_put_imptry_putcan_put

putputputtry_putcan_put

blocking_transportblocking_transporttransport

nonblocking_transportnonblocking_transportnb_transport

transporttransporttransportnb_transport

get_peekget_peekgetpeektry_getcan_get

try_peekcan_peek

get/peek/get_peek和put类似，上述task或function必须要实现，如果用不到就写个空函

数（章节4.2.9）。

注意上述task或者function的参数。

put是一个transaction参数，get/peek是output的

transaction参数，transport是一个req参数一个output的rsq参数。

连接用connect函数实现，从名字就可以看出来，这个必须在connect_phase中调。

4.3通信方式

这节应该是本章重点。

实际使用中用analysis_portanalysis_imp还是

porttlm_analysis_fifoport可以根据实际情况自己决定。

analysis_port（analysis_export）可以连接多个imp（一对多的通信）put和get系列

端口与相应imp的通信通常是一对一的（可以一对多，但是本书没有给出一对多的例子4.2.1

章节有介绍）。

analysis_port（analysis_export）更像是一个广播

analysis_port（analysis_export）没有阻塞和非阻塞的概念。

它是一个广播，不等与它相连

的其他端口的响应。

analysis_port（analysis_export）必须连的imp是analysis_imp.analysis_imp所在的

component必须定义个write的function---------注意：

是function

代码示例：

4.3.1示例代码的analysis_port文件夹

componentC和B的代码基本一致。

env的connect_phase函数里做connect：

component中有多个imp的时候，如何实现write函数？

4.3.2给的例子中，scoreboard有两个imp,分别从output_agent和reference-model的

analysis_port获取transaction，然后做compare.这个时候需要用：

`uvm_analysis_imp_decl（_标记）这个macro，然后“write”函数变成“write_标记（）”

函数，analysis_port所在component不用变，还是调write（）函数即可。

代码