数字逻辑第6章习题参考解答docx.docx
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第6章习题参考解答
6-3画出74x27三输入或非门的德摩根等效符号。
解：
图形如下
浒"3:
:
BAWD5:
OH
6-10在图X6.9电路中采用74AHCT00替换74LS00,利用表6-2的信息，确定从输入端到输出端的最大吋间延迟。
解：
该图中从输入到输出需要经过6个NAND2；
每个NAND2（74AHCT00）的最大时间延迟为9ns；
所以从输入端到输出端的最大时间延迟为：
54nso
6-31BUT门的可能定义是：
“如果Al和Bl为1,但A2或B2为0,则Y1为1；Y2的定义是对称的。
”写出真值表并找出BUT门输出的最小“积之和”表达式。
画出用反相门电路实现该表达式的逻辑图，假设只冇未取反的输入可用。
你可以从74x00、04、10、20、30组件中选用门电路。
解：
真值表如下
A1
B1
A2
B2
Y1
Y2
A1
B1
A2
B2
Y1
Y2
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
1
0
0
1
0
0
0
0
1
0
0
0
1
0
1
0
0
0
0
0
1
1
0
1
1
0
1
1
0
1
0
1
0
0
0
0
1
1
0
0
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
1
0
0
0
1
1
1
0
1
0
0
1
1
1
0
1
1
1
1
1
0
0
利用卡诺图进行化简，可以得到最小积Z和表达式为
Y1=A1B1A2,+A1B1B2,
Y2=A1'•A2B2+B1'A2B2Y2
采用74x04得到各反相器
采用74x10得到3输入与非
采用74x00得到2输入与非
实现的逻辑图如下：
6-32做出练习题6-31定义的BUT门的CMOS门级设计，可以采用各种反相门逻辑的组合（不一定是二级“积Z和”），要求使用的品体管数目最少，写出输出表达式并画出逻辑图。
解：
CMOS反相门的晶体管用量为基本单元输入端数量的2倍；
对6・31的函数式进行变换：
yi=A1B1-A2'+41・Bl•B2'=（41•Bl）•（A2'+B2‘）=（A1・Bl）（A2•B2）
Y2=A2-B2-AY+A2-B2•BV=⑷.B2）•⑷+B1）=（A2•B2）-（A1•Bl）
利用圈■圈逻辑设计，可以得到下列结构：
Y\=（（41•B1）+（A2•B2『）Y2=（（A2•B2）,+（A1•Bl））
此结构晶体管用量为20只（原设计屮晶体管用量为40只）
6-20采用一片74x138或74x139二进制译码器和NAND门，实现下列单输出或多数出逻辑函数。
解：
a）V4,7）
74x138
[—c
―c
G1Y1
G2AY2
G2BY3
AY5
BY6
CY7
A
cB
b）尸二口"（345,6,7）=工"（0,1,2）
c）F=》w（°210,12）=dEw（°」，5,6）
0TMEQ245）g"mw>236）
CBAGGG221BA
YT
o
p
ii
M
GHMC.L023TCML023）
CBAGGG
22」
BA
74x138
丫n
丫
丫
FnM?
z（23495竺。
E4TML2）+WMX>2）
74x139
XY
Wz
74x139
6-38假设要求设计一种新的组件：
优化的十进制译码器，它只冇十进制输入组合。
与取消6个输出的4・16译码器相比，怎样使这样的译码器价格降至最低？
写出价格最低译码器的全部10个输出的逻辑等式。
假设输入和输出高电平有效且没有使能输入。
解：
设输入为:
A,B,C,D,将6个输入组合作为无关项以化简其余输出的乘积项，输出函数卡诺图如下：
利用无关项进行最小成本设计，可以得到下列输出函数：
Y0=ABCD
Y\=A'B'CDY2=BCD‘
Y3=
=B'C•D
Y4=BCD'
Y5=B-CDY6=B・CD‘
77=
二BCD
YS=AD'
Y9=AD
与4・16译码器的前10个输出的实现相比，减少了10个与门输入端，减少了20只
品体管的用量。
6-43采用一片SSI器件（4xNand2）和一片74x138,实现下列4个逻辑函数。
解：
Fi=x,y,z,+xrz=y.（0,7）F2=x,r,z+xrz,=y（1,6）
X9Y9Z'X，丫,z
F3=X-rZ'+Xr'Z=y,（2,5）F4=X•厂Z'+XV・Z=工（3,4）
x,y\zx、丫,z
74x138
6-21图X6.21电路有什么可怕的错误？
提出消除这个错误的方法。
解：
该电路屮74x139两个2・4译码器同时使能，会导致2个3态门同时导通，导致输出逻辑电平冲突。
为解决这一问题，可将使能端分开，进行反相连接，各口使能，即可消除该错误。
6・63设计适合于24引脚IC封装的3输入，5位多路复用器，写出真值表并画出逻辑图和逻辑符号。
解:
设数据输入A（4..0）,B（4..0）,C（4..0）擞据输出Y（4..0）选择端Sl,S0
则Y二S1・SO・A+S1・SO'・B+S1'・SOC
真值表：
SI
so
Y
0
0
d
0
I
C
I
0
B
I
I
A
其中Y,A,B,C均为5位总线，SI,S2为单线，加上电源和接地，可以采用24引脚
IC封装。
逻辑图和逻辑符号如2
6-68对于图X6.68所示CMOS屯路实现的逻辑功能，写出真值表并画出逻辑图（电路包含3.7.1节介绍的传输门）。
解:
S
A
B
Z
S
A
B
z
0
0
0
0
1
0
0
0
0
0
1
0
1
0
1
1
0
1
0
1
1
1
0
0
0
1
1
1
1
1
1
1
Z二AS'Z=SB
Z二AS'+BS为2选1多路器
逻辑图为:
6-24采用奇数块XNORfJ,用图6・70（a）的形式构成某种校验电路，该电路实现什么功能？
解：
XNOR为XOR增加一个反相圈构成；对于偶数块的连接，利用圈到圈设计可以看到，功能与XOR的连接相同（如下图所示）；
所以，对于奇数块连接时，输出与对应XOR连接电路止好相反，即得到偶校验电路。
6-96采用3块74x682和必要的门电路设计一个24位比较器，将2个24位的无符号数P和Q进行比较，产生2位输出表达P二Q和P>Q。
解:
利用3块74x682（8位数值比较器）分别进行高中低3个8位段的比较;
将各段的PEQQ.L进行NAND运算，可以得到PEQQ（P=Q）；
PEQQ=PEQQ\+PEQQ2+PEQQ3=（PEQQV+PEQQ2^PEQQy）
利用下式可以得到PGTQ（P>Q）：
PGTQ=PGTQ\+PEQQl•PGTQ2+PEQQ\•PEQQ2•PGTQ3=（PGTQV{PEQQV+PGTQT）-（PEQQV^PEQQ2^PGTQ3^
屯路连接图如下所示:
6-97设计一个3位相等检测器，该器件具有6个输入端：
SLOT[2..0]和GRANT[2..O],一个低电平有效的输出端MATCH.Lo利用表6・2,6・3提供的SSI和MSI器件，设计
出最短时间延迟的器件。
解:
釆用表6・3的74FCT682,延迟时间为11ns。
器件连接图如下:
74FCT682
MATCH_L
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